超低jitter解码器的制作和听感

op111op · 发表于 2011-4-20 14:00

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明9002 · 发表于 2011-4-20 14:22

圆柱型的是缓冲，lh0033，抖动对声音影响大的频段一般是高频段，高频段10khz以上的时钟抖动为0.05ps，这个在 ...
pmusic 发表于 2011-4-20 14:00

这么说做了个FIFO？用本地时钟来处理？

pmusic · 发表于 2011-4-20 14:26

有fifo，时钟是和输入相关的，锁定，去除抖动。

我来也 · 发表于 2011-4-20 15:12

这个就是传说中的软件去抖+软件升频？

晓得LZ是编程高手，难道也通HIFI的呀？结棍

莱莱莱 · 发表于 2011-4-20 15:52

很不错的设计思路!

newwcy · 发表于 2011-4-20 16:16

现在的DIR芯片都有去抖功能，楼主采用的FPGA去抖机制真的比那些DIR芯片更优越，听感如描述的更好吗？可否来个FPGA去抖算法流程图，学习一下

明9002 · 发表于 2011-4-20 16:38

回复 27# newwcy

FPGA去处理抖动效果，和newwcy一样我也有些好奇。

npcao · 发表于 2011-4-20 16:41

9001比8416的jitter小，为什么不用9001？

pmusic · 发表于 2011-4-20 16:43

FPGA去抖效果当然不行，所以做为第二级的数字锁相环用，先把第一级的锁相环的抖动隔离，然后用模拟锁相环把FPGA的抖动去除，直接用FPGA的输出抖动比数字接收芯片还差，模拟锁相环的时钟输出则必须直接送给DA芯片，保证没有任何损失，并且使用差分信号传送。

H572 · 发表于 2011-4-20 16:47

怎么是1GHz的频率！不明白！

pmusic · 发表于 2011-4-20 16:55

第一级的抖动大小对后面影响不大，主要是恢复时钟。

Dracula81 · 发表于 2011-4-20 18:19

对你贴出来的实验数据有疑问

从图片上来看，是1.2644352GHz这个频率的相噪图
offset frequency起点是10kHz，最小的一个是100Hz，与中心频率相差很远，相噪低本就是正常，需要看0-100Hz频率偏移之内的相噪，我相信应该不会低的

另外这是用什么设备测试到的？jitter是通过采样了多少个周期统计出来的？测试设备的带宽采样率是多少？

多级PLL很多时候并不能降低jitter，反而会增大jitter，这个取决于PLL的带宽，不相信这种分立器件搭出来的电路能够比集成电路jitter控制的更低

目前看来，数据没有说服力

烧光光 · 发表于 2011-4-20 18:19

改了以后和转盘的好坏有关系吗？

Dracula81 · 发表于 2011-4-20 18:27

LZ做了件本末倒置的事情，jitter小不代表你的THD+N，频率响应，动态范围，信噪比会好

何况jitter究竟是不是这么小，没有经过精密仪器的测试根本不知道，并不是FPGA编编程就能把jitter拉小的，理论和实践有非常大的差距

个人FPGA编编程能够实现的，TI，Wolfson Microelectronics也一定能做到，而且他们会做的更好

lter15 · 发表于 2011-4-20 19:31

LZ做了件本末倒置的事情，jitter小不代表你的THD+N，频率响应，动态范围，信噪比会好

何况jitter究竟是不 ...
Dracula81 发表于 2011-4-20 18:27

jitter会影响到模拟部分的指标，这个是肯定的。
LZ的方案确实很有个性，，，但我个人认为，三级的锁相环是不是有点多了？？
如果把软件锁相环省了，那FPGA也可以省了。。
最后剩下两个模拟的锁相环。。。LZ有条件，做好模拟的锁相环应该不难。

只是，那时钟相噪图，看得有点糊涂。。。。。。。

pmusic · 发表于 2011-4-20 19:47

FPGA是做不小jitter的，引脚噪声都有50ps，内部逻辑的处理至少是几个ns周期的，所以小jitter的功臣在FPGA边上的小的去抖时钟芯片，该芯片是世界上抖动最小的时钟去抖芯片，但是如果没有FPGA的算法支持，这个时钟芯片锁不住恶劣的时钟（比如有些转盘，声卡等），经过FPGA的算法后，就能锁住所有时钟了，而且抖动非常小，所以时钟的处理依赖FPGA和去抖时钟芯片的联合算法，是非常复杂的，其难度在电信级设计之上，应该是科研级别。另外100hz的周期和10K的差一百倍，抖动对低频的影响小100倍，更何况在100hz附近的抖动还能达到1.3ps RMS。实际聆听，时钟抖动在高频部分和其他机器拉开距离。

Dracula81 · 发表于 2011-4-20 19:47

jitter会影响到模拟部分的指标，这个是肯定的。
LZ的方案确实很有个性，，，但我个人认为，三级 ...
lter15 发表于 2011-4-20 19:31

LZ连他自己做出来的东西jitter是多大都不知道，根本无测试值

而且现在很多人在夸大jitter的影响

http://www.tcelectronic.com/system6000techspecs.asp

Intrinsic interface jitter:

* < 1 ns peak, BW : 700 Hz to 100 kHz

http://www.rme-audio.de/en_products_m32da.php

RME's M-32 DA is a 32-channel high-end DA converter

Jitter: Typical < 1 ns for internal, Word Clock, ADAT and MADI input

Jitter suppression: >30 dB (2.4 kHz)

Jitter sensitivity: all PLLs operate error-free even at 100 ns

录音棚用的专业设备jitter也就这水平了，还想怎样？

你要真牛，就去把THD+N，信噪比，动态范围，频率响应给做上去

做不上去这些真正有用参数的，全是吹牛，剩下的只能去yy jitter值了

Dracula81 · 发表于 2011-4-20 19:55

FPGA是做不小jitter的，引脚噪声都有50ps，内部逻辑的处理至少是几个ns周期的，所以小jitter的功臣在FPGA边上的小的去抖时钟芯片，该芯片是世界上抖动最小的时钟去抖芯片，但是如果没有FPGA的算法支持，这个时钟芯片锁不住恶劣的时钟（比如有些转盘，声卡等），经过FPGA的算法后，就能锁住所有时钟了，而且抖动非常小，所以时钟的处理依赖FPGA和去抖时钟芯片的联合算法，是非常复杂的，其难度在电信级设计之上，应该是科研级别。另外100hz的周期和10K的差一百倍，抖动对低频的影响小100倍，更何况在100hz附近的抖动还能达到1.3ps RMS。实际聆听，时钟抖动在高频部分和其他机器拉开距离。
pmusic 发表于 2011-4-20 19:47

用的是哪一家的去抖芯片，national的？

100Hz附近rms jitter 1.3ps，这个值怎么得来的？是实测值吗？

说说你的测试环境是怎么搭建的？用了哪些设备？

HerculesVR · 发表于 2011-4-20 20:12

LZ连他自己做出来的东西jitter是多大都不知道，根本无测试值

而且现在很多人在夸大jitter的影响

...
Dracula81 发表于 2011-4-20 19:47

这俩品牌都是做专业音频AD/DA的二流货色···

pmusic · 发表于 2011-4-20 20:14

使用national's clock design tool设计锁相环4阶滤波器阻容和反馈系数，抖动为软件设计值。为什么市面上用模拟锁相环的设计少，因为有很多问题，第一成本的问题，这颗芯片刚出来的时候也要100多美金，现在已经比较便宜了，另外，直接用小抖动的模拟锁相环一级去锁的话，很多时钟锁不定，包括很多价值不菲的转盘和声卡，他们的抖动不一定比廉价的转盘和声卡好，一级也不能把截止频率做低，只能去掉几十k频段以上的抖动。另外抖动降低得到的好处就是目前音响界一直解决不掉，而是用偏门的方式去解决的诸如声音薄，冷，硬，数码声，细节损失。业界用的诸如DA芯片并联，电子管穿入，运放调味等都是一种方式掩盖某个问题而产生更多的问题，比如瞬态损失，细节损失等，时钟抖动降到足够低后，这些问题都会解决，声音恢复自然，音色回到磁带和LP的味道，同时保留数字采样的所有优点。

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