造一台软DAC

laurel · 发表于 2010-4-18 00:43

就是实现数字滤波蕊片的功能,是不是?用FPGA做超高性能有点难度,各方面都要注意,国外和国内大家有做过,结果没有激起浪来.
zyj9490 发表于 2010-4-17 23:00

代替专用数字滤波芯片是FPGA的功能之一。
就数字滤波器来讲，FPGA做超高性能很容易，只要资源够用，基本上是你要多高性能就能做多高性能。
恕我直言，可能是需求并不强烈，总体来讲，音响行业的技术水平和更新发展速度还远远没有跟上如计算机、通讯、军事电子装备等主流电子行业的发展速度。

laurel · 发表于 2010-4-18 00:46

uclinux意思不大，挂个软核放歌什么的没难度
simon_zsw 发表于 2010-4-18 00:37

是的，如果现在来做，我宁愿在外面挂个ARM，价格便宜还更好用。FPGA的宝贵资源还是用在刀刃上。

simon_zsw · 发表于 2010-4-18 00:47

是的，如果现在来做，我宁愿在外面挂个ARM，价格便宜还更好用。FPGA的宝贵资源还是用在刀刃上。
laurel 发表于 2010-4-18 00:46

支持，信号流处理用FPGA/CPLD

命令控制，人机接口那杂事扔给ARM做算了

咙仔 · 发表于 2010-4-18 00:56

1# laurel

哇厉害！~老兄你是做什么工作的呀?

小小布丁 · 发表于 2010-4-18 01:13

不错的思路！
吸收国外的技术，造福国人，
但我觉得软件的算法也是关键之一，不要只做到能用就行,

x9fish · 发表于 2010-4-18 01:57

mark一下

simmconn · 发表于 2010-4-18 07:39

哈哈，实测的早就有了，曾经在别的地方发过一次。
测试下来效果还是很明显的，到后面我会发上来的
laurel 发表于 2010-4-17 21:36

如果LZ说的是RMAA的那个，好像与作品的档次有点不相符。

既然作品的亮点是用DDS时钟减小jitter，至少得有个J-test的结果看看吧，要么怎么验证DDS时钟确实有优秀的jitter表现呢？

bbp · 发表于 2010-4-18 09:45

这段时间一直在忙几个设计,所以没时间回老弟的帖子,不好意思
我说说我的见解.

--------------------------------------
概括为以下几条：
1.最低的失真度和高信噪比。这两个指标主要由D/A的性能决定，此外 ...
FUMAC 发表于 2010-4-17 04:00

DAC的PSRR为什么是零？
PCM1704的DS里面有标注到具体的PSRR且不是零，1704正电源的PSRR比负电源的PSRR要高一些
这个，不明白FUMAC的观点
愿闻其详

laurel · 发表于 2010-4-18 10:23

支持，信号流处理用FPGA/CPLD

命令控制，人机接口那杂事扔给ARM做算了
simon_zsw 发表于 2010-4-18 00:47

是的，现在外挂的是SILAB的51，不过功能仅限显示控制。

laurel · 发表于 2010-4-18 10:23

1# laurel

哇厉害！~老兄你是做什么工作的呀?
咙仔发表于 2010-4-18 00:56

专业的业余电子爱好者

laurel · 发表于 2010-4-18 10:24

如果LZ说的是RMAA的那个，好像与作品的档次有点不相符。
既然作品的亮点是用DDS时钟减小jitter，至少得有个J-test的结果看看吧，要么怎么验证DDS时钟确实有优秀的jitter表现呢？
simmconn 发表于 2010-4-18 07:39

RMAA当然不行啦，当时用的是频谱仪。

佣书自雄 · 发表于 2010-4-18 10:35

不出套件真可惜了。

lter15 · 发表于 2010-4-18 10:44

专业的业余电子爱好者
laurel 发表于 2010-4-18 10:23

LZ谦虚了，我觉得LZ至少是高级工程师职称以上了。

laurel · 发表于 2010-4-18 12:20

昨天比较倒霉，直接导致没有更新，今天继续更新
看来对二级锁相环感兴趣的同学很多，现在上一个使用DDS后频谱仪的实测D/A输出频谱的对比，直接测D/A输出时最直观的能说明问题的方式。后来代码和器件优化过了，效果应该会更好一点。
测试是08年做的，用的AGILENT的频谱仪，SPAN 100HZ,测试时候DAC处于NOS状态，用电脑产生1KHZ输出经过USB转SPIDF的东东送给sDAC
第一个图是不使用DDS的1KHZ输出频谱
1KHZ输出不带DDS的相噪.jpg

第二个图是DDS软锁后1KHZ输出频谱
1KHZ输出带DDS的相噪.gif

laurel · 发表于 2010-4-18 12:33

再上一张08年开焊板子的情形，当时投PCB还是请hifidiy上的朋友帮忙联系厂家的，特别感谢。
焊板子真是其乐无穷啊，尤其FPGA这种密脚芯片，是我最喜欢焊的东西。

renji666 · 发表于 2010-4-18 12:34

发烧的解码啊~~

markamp · 发表于 2010-4-18 13:08

楼主是用的PCM27xx/29xx的转SPDIF芯片么?它们的近端相噪本来就大,锁定以后DIR9001近端相噪也大.你不是有1212M么,拿那个输出SPDIF再看看.理论上,前端素质越好,DIR9001锁定后抖动也小,48kHz时最小好像可以达到30ps.
还有,有没有J-test的软件. 没有的话看看11.025kHz的频谱吧,看个7kHz带宽的,我们也想看看整个底噪和杂散情况.呵呵.

bmask · 发表于 2010-4-18 14:05

只能高山仰止了，论坛里高人总如雪泥指爪，惊鸿一瞥...估计这篇大作完成，该晋升贵宾了吧，呵呵。

laurel · 发表于 2010-4-18 16:47

楼主是用的PCM27xx/29xx的转SPDIF芯片么?它们的近端相噪本来就大,锁定以后DIR9001近端相噪也大.你不是有1212M么,拿那个输出SPDIF再看看.理论上,前端素质越好,DIR9001锁定后抖动也小,48kHz时最小好像可以达到30ps.
还 ...
markamp 发表于 2010-4-18 13:08

买的一个转换器，估计是CM101之类的片子。
前段因为是模拟PLL的关系，没有好的参考源的情况下近端相噪再好也好不到哪里。1212M肯定要比CM101的小，从FPGA的嵌入式逻辑分析仪里抓取软锁的跟踪到锁定的状态上就看的出来。
J-test是什么东东，以前没有用过。
下次找个机会用LECROY的SDA6000A测下抖动，不过时域测抖动问题就复杂了，TIE,period jitter，cycle to cycle jitter测出来都是不一样的。

hxy999 · 发表于 2010-4-18 17:04

强帖留名，好好学习

[基础知识] 造一台软DAC

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