造一台软DAC

laurel

什么是软DAC呢？软DAC就是软件DAC的意思，我生造的一个词，借用软件无线电SDR的概念，我把我做的这台DAC命名为sDAC。
  软DAC的概念起于07年，软DAC的软体现在超采样和其他信号处理的过程是用软件写的。当然,D/A还是需要的。
软件做信号处理有什么好处？我认为一个是我可以做到比专用ASIC更好的性能。另一方面是参数可以自己按照自己的口味来配置，不像ASIC，只能由着厂家的性子来，通常DAC多数是玩玩芯片，IV，LPF之类，既然这些都玩腻了，那就试试新的东西，说不定有新的发现。
  这台sDAC的曾经一度因为我工作忙的原因成了烂尾工程。所幸的是最终还是基本完成了，和最初的概念比，不仅实现了之前所有的功能需求，在性能和听感方面也有自己独特的地方，这是在设计之初也没有预料到的.

laurel

在开工之前，必须给DAC定下所有的功能需求，这些需求决定了后面的DAC的方案。头脑风暴了半个月，想到最后这些需求可以概括为以下几条：
1.最低的失真度和高信噪比。这两个指标主要由D/A的性能决定，此外PCB的设计、电源也有很大影响。
2.用软件进行内插计算，最高要支持16X内插，也就是所谓的16X超采样。
3.低JITTER要求，因此必须要有本地低JITTER的PLL和FIFO做缓冲，FIFO要有一定深度以防被拉破。
4.平台化设计，作为硬件平台通过改变软件可以当其他东西用，比如信号源。
5.丰富的资料显示，DAC必须能显示采样率，超采样率，输入通道，FIFO状态等资料。
要满足需求1，就必须要用性能顶级的D/A，在07年，顶级D/A容易买到的基本上就两种PCM1794(1792),AD1955,前者是信噪比最高，失真-107dB,后者信噪比略低，但是失真-110dB,可谓各有千秋，都支持MONO的全平衡方式，这是高级DAC必须采用的方式，否则指标是做不上去的。虽然两层PCB在音频带内也可以做到比较高的信噪比，但是我做惯了高速电路，显然2层PCB不符合自己的思维习惯，最后纠结了一下，还是决定用4层，虽然平时4层板也不入法眼，不过自己DIY能这么玩已经算奢侈了。
要满足需求2，就要用到通用的信号处理器，目前我们信号处理领域里一般常用的就是DSP或者FPGA，一般说来DSP更适合完成较为复杂但是并行性不高的算法，FPGA则刚好相反，由于现在的FPGA都带有不少宝贵的DSP块，因此FPGA适合做实时性要求高，并行性要求高的信号处理，音频信号处理两者都可以，由于算法比较简单(主要是内插滤波算法和控制用PID算法)，FPGA更胜任此工作，包括接口，FIFO，控制器都在FPGA里做掉了，真正的SOC。
要满足需求3，唯一的办法是用本地PLL，对本地PLL的要求是近端相噪一定要低，至少在0-20KHZ内相噪要低。本地PLL的方案中具有决定作用的是压控振荡器，做压控振荡器最好的是用高性能压控晶振，不过压控晶振的牵引范围比较小，一般才50个PPM(恒温的还要小的多)有可能会无法锁定输入偏差大的时钟。毕竟音频系统的质量参差不齐。此外另一个方法是用DDS，DDS的相噪比压控晶振略大，但是其牵引范围极大，而且是数字控制更方便。便于使用软件锁相环。考虑再三，决定使用DDS和FPGA做软件锁相环来搞定比较要命的时钟抖动问题。这个时钟抖动对听感的影响还是超乎想象的。FIFO深度的基本原则是在平时听音的时候，不会因为软锁跟踪的慢给拉破，这个一方面要靠软锁的精度保证，另一方面可以把FIFO也作为反馈环路的一部分。
要满足需求4，可以在PCB的冗余设计上做一定的考虑，比如足够的接口，FPGA资源等，这个比较简单。
要满足需求5，看来点阵式显示屏是必须的了，市场上有种1602的VFD屏，驱动方式和1602LCD类似，十分好用，显示效果远远超过LCD，唯一缺点是价格贵，不容易搞到，不过做个个把台问题也不大。(待续)

mjsong

高 不知道这软件能在电脑上运行不？

哦 这是不是就是CPLD写的？
　　CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。
　　CPLD主要是由可编程逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。

laurel

高 不知道这软件能在电脑上运行不？
mjsong 发表于 2010-4-15 22:53

是固化在板子上的固件，和电脑上的软件不是一个概念

laurel

(继续)
sDAC原理图设计主要用MENTOR公司的DxDesigner，PCB设计用MENTOR WG的Expedition PCB，这两个EDA工具是PCB设计中的高级工具，业余爱好者喜欢用Protel99,但在大型设计中，完全见不到Protel的影子，基本都是MENTOR和Cadence公司产品的天下，用protel的自动化功能少，设计效率是很低下。
  sDAC的显示控制面板原理图是用Cadence公司的Orcad Capture设计配合MENTOR的PCB工具进行的，因为手头的DxDesigner是2004版的，虽然强大，但是Bug多的太离谱了，即使到了2005版，也没有根本改观。另一个原因是sDAC设计的时候时间跨度大，当时画显示控制面板的时候正在做的项目原理图用的是Orcad，我是抓到啥工具用啥工具。
  虽然是个比较简单的4层板，但是关键信号线还是用HyperLynx简单做了下信号完整性分析（SI）,HyperLynx同为MENTOR GRAPHICS的产品，可以和Expedtion  PCB交互使用，边画边仿真，还是很先进的。我这次是画完后仿真。
上一个WG的图，PCB花花绿绿的很好看。

(待续)

FUMAC

到现在我看到的技术含量最高的东西
支持一下

newwcy

喜欢先进的技术,高超的水平

dangerboy

支持，这个有技术含量

欧蒙泰

占位学习，支持一下先。

发烧少帅

不错，软硬结合。期待更精彩的分析。

laurel

6# FUMAC
  多谢FUMAC兄捧场，现在继续
  音响PCB设计有很多传说，过分夸大了布线的影响，实际上对于业界，怎么布线都有一些通行原则，对于一个经验丰富的设计者，这些只是实实在在的问题，并不神秘。音响不是神器，不过是个家用电器而已。4层PCB的布线布局都要比双面板好做的多。不过对于DAC这种电路，通行的叫法是“数模混合电路”，这种电路的设计难度相对来说是比较大的，因为高速数字电路容易对模拟电路造成干扰，模拟电路的工作频率越高，高速数字电路的信号边沿斜率越大，影响就越大，最后直接影响就是信噪比。所幸的是，音频电路的带宽很窄，在几十KHZ的带宽内，数字电路带来的噪声尚不足以在测量时在信噪比指标上反映出来。举个例子，E-MU的1212M音频卡作为内置音频卡在电脑电磁环境如此恶劣的条件下RMAA创造了120dB的信噪比的惊人记录，就是因为信噪比的测量带宽在几十KHZ以内。
  不过设计习惯的原因，我希望音频带外的噪声也尽量的低，因此要采用模拟完整地平面的设计，由于没有辐射骚扰的要求，因此可以用数字地模拟地分割的方式，通过良好的布局可以获得比较好的信噪比并兼顾带外的噪声，左右声道用一个模拟地，不过这种设计的缺点是会对高频的声道分离度有一定影响，这个在最后的测试中会反映出来。
D/A的接地也有很多传说，不同的AN说法都不同，有的说AD,DA的数字地要作为模拟地用，有的说AD,DA数字地作为系统的数字地，即使同一个公司的不同的大牛说法也不尽一致，不过就以前做项目的经验来看，在高速A/D下，采取将整个A/D作为模拟器件，数字地管脚连到模拟地和不分割地平面效果不错，因此这里也借鉴下以前的经验，整片D/A作为模拟器件连到模拟地上，模拟地和数字地之间在数据线下方用0欧电阻连接。
  很多爱好者喜欢用磁珠连接模拟地和数字地，看似没有问题，但是实际上不是很好的方式。

(待续)

dione

传说中的大作，不过这个软件dac能超过中端的声卡么？现在一般的专业声卡都可以16倍超采样了最便宜的maya都可以了，其他的功能似乎都在pc上可以找到，其实可以在通用RISC平台上做么。

laurel

传说中的大作，不过这个软件dac能超过中端的声卡么？现在一般的专业声卡都可以16倍超采样了最便宜的maya都可以了，其他的功能似乎都在pc上可以找到，其实可以在通用RISC平台上做么。
dione 发表于 2010-4-15 23:52

声卡的作用和DAC不同。16倍超采样,96khz输入下，D/A的采样频率为FS=96x16=1.536MHZ，这对一般D/A不是特别容易达到的指标
maya可以做到1.5MHZ以上采样率？
至于RISC还是CISC，这些都不是在考虑范围之内的东西。

laurel

谢谢大伙捧场，下面继续
  sDAC的输入解调用的是DIR9001，不是说DIR9001有多好，而是在当时实在没的可选的东西用，DIR9001只支持到96KHZ采样，50ps的抖动看似还可以，实际上近端相噪根据实测情况看100HZ内的能量还是比较高的，因此也坚定了我用本地锁相环的决心。
  本地时钟最初的方案是定做一片压控晶振，再配以外部模拟电荷泵鉴相器的方法，这种模拟方法的优点是远端相噪很小，但是由于9001的近端相噪比较高，模拟锁相环很难做到窄带宽，对于很近端的相噪几乎是直通的，所以音频带宽内相噪抑制效果有限，我认为时钟抖动的相位噪声主要在音频带宽以内对听感有影响，表现在听感变“糊”。高端的在听觉范围之外是听不到的。所以要求锁相环的环路滤波器要能够在音频带宽内压制输入时钟的相位噪声。因此，比较好的办法就是“软锁”，即软件锁相环。
  软件锁相环的最大优点是可以通过软件进行配置修改，可以做到低鉴相频率，20HZ以下的极窄带宽，基本算法是基于PID，其中PI更多些，软件滤波后输出通过D/A驱动压控晶振来调整晶振的频率。这个方法效果是最好的，但是压控晶振的压控范围很小，考虑到输入时钟频率可能会偏离压控晶振的牵引范围，最后稳妥为先，改用DDS代替压控晶振产生系统所需要的频率，对于DDS来说，其参考时钟就变得至关重要。
下图是定做的一部分晶振，因为方案变了没用上，我的money啊。。。(待续)

sunny.lan

大作啊，期待下文

cabe

期待laurel兄的大作

dione

13# laurel


maya是软件插值的

syhkiss

软件锁相环,FPGA希望做得比这张卡好!
这卡的时钟误差还是比较不让人满意

emc-wjh

终于完工了

xichang

占位学习，能否上多几张图欣赏？