目前技术发展了，不少公司都推出了很多高性能的PLL芯片。包括ADI，TI,NS等公司，其主要应该基本都 ...
chenxiuping15 发表于 2011-6-17 19:07 http://bbs.hifidiy.net/images/common/back.gif
什么时候买了一套能测抖动的再说了.........我要求不高，任何时候都小于20ps就行了。
本帖最后由 卡西利亚斯 于 2011-6-17 23:53 编辑
;P 其实用比较好的VCXO就可以达到这个水平，问题是......VCXO的牵引范围太小了。
200PPM就也不够啊.........上周我做8805的实验，用光纤就可以锁得住，但是用（100米）同轴就锁不住。
换个8420就没太大问题。
顺便在锁不住的情况下做了个32K的分析，频率不同，姑且看一看。
8420
8805
VCxO
;P 射频的PLL，看看他工作的频率，不是500M，就是1G，几个ps的变化都是要命的。
而我们呢，最多不过50M...........一个布线上的问题就让你回到解放前。
本帖最后由 chenxiuping15 于 2011-6-17 21:47 编辑
什么时候买了一套能测抖动的再说了.........我要求不高，任何时候都小于20ps就行了。
卡西利亚斯 发表于 2011-6-17 19:29 http://bbs.hifidiy.net/images/common/back.gif
测抖动的设备不是说买就的，买不起就借呗，或者叫人帮忙测一下也可以的。
我要求高的时候，10ps就够了。
其实用比较好的VCXO就可以达到这个水平，问题是......VCXO的牵引范围太小了。
200PPM就也不够啊....... ...
卡西利亚斯 发表于 2011-6-17 19:35 http://bbs.hifidiy.net/images/common/back.gif
好，都放图了，我也放一个。
也是和你的一样难看的，只是我那时候还用RMAA。
有一些不明事件的群众，喜欢在DAC那里放一个不明不白的晶振，如果真的放了，大概就是下面的情况了。。
当然下面的，出问题的不是我的DAC，只是原理差不多而已。
看看就好。
射频的PLL，看看他工作的频率，不是500M，就是1G，几个ps的变化都是要命的。
而我们呢，最多不过50M... ...
卡西利亚斯 发表于 2011-6-17 19:43 http://bbs.hifidiy.net/images/common/back.gif
有些PLL，只是内部工作在高频的。
有些PLL，只是内部工作在高频的。
chenxiuping15 发表于 2011-6-17 21:46 http://bbs.hifidiy.net/images/common/back.gif
;P 那我就不知道了，我也不是射频工程狮......但是牵引范围要做大真不简单哪，
那我就不知道了，我也不是射频工程狮......但是牵引范围要做大真不简单哪，
卡西利亚斯 发表于 2011-6-17 23:54 http://bbs.hifidiy.net/images/common/back.gif
PLL内部的VCO一般都蛮大的。
好贴。mark一下。期待新思路PCB诞生
回复 467# 卡西利亚斯
是啊，我就不指望VCXO了。
是的，一般的锁相环基本会把事情搞更坏。我的是内部工作在1G多的频率的。
请问，何时下雨？
为什么电路板的设计是那样的？好多空白。
一口气看完，关注，很厉害
为什么电路板的设计是那样的？好多空白。
nieice 发表于 2011-6-25 18:50 http://bbs.hifidiy.net/images/common/back.gif
那是高手，他知道自己要干什么，将来要干什么
这个个好帖子，关注楼主后续作品
楼主，你只要直接使用FPGA的信号，jitter小不了的
PLL不能完美解决jitter问题，带宽问题注定了PLL的命运，好晶振锁不上，孬晶振相噪不好，永远不能鱼和熊掌兼得。完美解决jitter这个问题需要另类技术和高成本。