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职业侠客 当前离线
这个插个嘴,呵呵 HerculesVR 和Simmconn用过业余的FFT分析软件吗? 最近在用SpectraPLUS 5.0的30天试用版 发现这东东还是蛮好用的 1342948 bbp 发表于 2010-5-3 12:45
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罗宾汉 当前离线
呵呵,bbp不要“以价论质”,看到SpectraPLUS给你免费试用,正式版也不贵,就给人家冠上“业余”的头衔。 应该去看看PHS是怎么介绍自己的,SpectraPLUS的前身是哪个软件,又是哪家公司还在出售那个软件。 如果 ... simmconn 发表于 2010-5-3 14:54
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在数字解码和数字哉数字处理时,对时钟的精度不是要求很高,对DAC转换(FPGA后段如果采用I2S格式话,BCLK,LRCLK,SDA相位上要精确的对位,及PCM1794的MCLK)要低JITTER的时钟, ... zyj9490 发表于 2010-4-30 17:11
DDS好贵啊。 LZ,对比过FPGA的PLL和数字锁相环的时钟质量吗? lter15 发表于 2010-4-30 20:25
老大可能以为你连S/PDIF解码都是在FPGA里做的,所以才出此言。 其实用FPGA做S/PDIF解码没什么不可以,而且可以很简单。如果我没记错的话,OpenCore上面的S/PDIF解码IP才用了一个72 cell CPLD里面的40个cell,不 ... simmconn 发表于 2010-5-1 14:35
在这样的频率下好像还不需要以面积换速度吧。用两个18x18的乘法器并行做成36x36的乘法器是不得不做的(精度的需要),左右声道分别用乘法器并行运算也无可厚非,除此之外还需要再提高并行度吗? simmconn 发表于 2010-5-1 02:52
首先请别叫老大,我是正宗小弟,不含糊。 “FIFO技术难点是kHz根本不能被FPGA的IO口接受”这个我没明白是什么意思? simmconn 说的是··我想你直接把S/PDIF DIR用FPGA搞定的,因为FPGA无法直接接受这么低频率 ... HerculesVR 发表于 2010-5-2 00:35
我们在这里讨论的是FIR用作过取样DF的情况,做n倍的过取样就意味着每个有效的原始数据后面跟着n-1个零,是不需要计算的。 500阶的FIR有501个tap,如果做16x过取样的话,计算每个结果只需要501/16=31.3125次乘法 ... simmconn 发表于 2010-5-2 02:50
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我觉得不是核心算法的问题,而是具体实现的问题。有很多paper里面介绍的算法性能已经足够优秀了,关键是在产品化的过程中如何用有限的成本来实现这些高性能的算法。我相信你能做出高性能的东西,但你的实现成本可 ... simmconn 发表于 2010-5-2 03:02
低bit变成高bit[比如16bit -> 24bit ] Noise Shaping 高bit变成低bit[比如24bit -> 16bit ] Dithering 其实两者都属于噪音整形。一个重要问题是 16bit就算变成24bit 也达不到24bit的性能了,有兴趣你可以 ... HerculesVR 发表于 2010-5-2 00:48
218# simmconn 如果在二个取样内,进行线性插值呢,要进行MAC吧,最简的方法把前一个取样作为内插的值构建出来,如16*,就按前取样构建15个前取值,频谱搬移的过程,如线性插值会改变原来的频谱。还有好多插 ... zyj9490 发表于 2010-5-3 09:10
DIR用FPGA做考虑过,硬件也支持,不过现在还是最传统的方式。 32BIT精度显然不够,目前sDAC的一个FPGA版本的乘法运算精度是48bit。再高也可以支持,就看有没有必要了。 laurel 发表于 2010-5-4 10:39
simmconn说的应该就是这个意思,GD是什么缩写,现在对缩写比较晕。 laurel 发表于 2010-5-4 10:41
48bit是乘法器乘数和被乘数(系数)的字长,还是累加器的字长啊? 如果是前者,牛得不行; 如果是后者,一般般啦。 最后输出还是要dither到24bit,弄得太长也没用吧? simmconn 发表于 2010-5-4 11:44
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侠之大者 当前离线
新做了一块电源板回来,原来的电源板不包括板上的变压器,这次试试这种焊板的环牛的效果 1345700 laurel 发表于 2010-5-4 23:42
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业余侠客 当前离线
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是ES9008,9018吧,这片子把音频D/A提高到了一个新高度,不过集成度太高了不好玩。 我倒是对那个32bit,-120dB THD的A/D感兴趣,可惜没有详细的指标和资料 laurel 发表于 2010-4-25 10:35
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