[原创] 对一款DAC用2nd PLL的电路分析

a_ming · 发表于 2009-7-2 04:14

看了这帖子很有感觉谢谢了

wzs619 · 发表于 2009-7-13 22:06

喜欢读这类帖子，感谢楼主。

金封铁帽 · 发表于 2009-8-26 22:46

呵呵，我是菜鸟，大哥哥们都好厉害哦

147369 · 发表于 2009-9-19 05:22

HC4046的工作频率可以达到30MHz，和牌子有关系，记忆中哈里斯和飞利浦的都可以工作到22MHz和30MHz，但哪个可以到30Mhz就忘了。

ww456987 · 发表于 2009-9-19 08:21

顶技术文

chensheng071 · 发表于 2009-10-15 12:14

好资料，谢谢楼主！

南方海狼 · 发表于 2010-6-24 19:17

强！

peter5532 · 发表于 2010-8-2 22:00

好文章,学习了

北部湾网 · 发表于 2010-8-24 10:26

好文，值得学习，也值得深入研究，时钟抖动是解码器还原音质的一个重要因素吧。

别时方觉依依 · 发表于 2010-10-28 19:33

好文章

温故而知新

panland · 发表于 2011-6-13 10:56

学习一下。。

blsxmz · 发表于 2011-6-17 14:26

支持！！！

一汪清泉 · 发表于 2011-6-17 20:28

真正技术贴！赞！

chenxiuping15 · 发表于 2011-10-28 20:16

回复 1# iflyingpig

我认为1702demo设计，采用比较LRCLK是有原因的，那就是4046不太适合在较高的频率下使用。
既然LRCLK是MCLK分频而来的，那为何不直接比较MCLK呢？
直接比较MCLK还可以省掉后面门电路搭建的分频器呢，而且MCLK的抖动肯定比分频而来的LRCLK来得低。

定音鼓 · 发表于 2011-10-28 22:49

本帖最后由定音鼓于 2011-10-28 23:37 编辑

回复 iflyingpig
那为何不直接比较MCLK呢？
直接比较MCLK还可以省掉后面门电路搭建的分频器呢，而且MCLK的抖动肯定比分频而来的LRCLK来得低
chenxiuping15 发表于 2011-10-28 20:16

比较MCLK就失去意义了（且不说PLL是否能跟得上那么高频率），比较MCLK结果是产生更多的抖动。
采用2PLL就是担心8412的MCLK抖动，会对DAC产生解码误差（特别是对R-2R DAC，MCLK非常重要，抖动会失去某个比特），所以只能比较LRCK并同步来产生MCLK。没错，LRCK也会抖动，但LRCK的抖动只会产生相位误差，相对影响要小得多。
每个LRCK周期内，本地VCXO时钟是不会有变化的（相对），这样就保证时钟的精准。这是采用2nd PLL的关键点。