自己动手丰衣足食，DIY数播和测试声卡

holam

mchoi518 发表于 2026-10-22 09:23
OCXO就是我上面说的典型的商业噱头，所有数播大厂包括aurender都玩这个，
恒温晶振治的是"频率准不准"， ...

看到老兄这个回复确实令我有点跌眼镜。我想还是我之前所说那样，目标先不要定这么高为好

mchoi518

holam 发表于 2026-10-22 10:57
如果用到恒温晶振这个级别就没有人会去考滤用 10MHz 这个频率的吧。
外置原子钟因频率没得选，才会用 10 ...

14.112MHz 这个频率我熟——它 = 294×48k = 320×44.1k，一颗晶振能整除出两族的 LRCK，所以它的主场是母钟/字时钟发生器（给棚里一堆设备发字时钟基准，那种场合只需要分频出 LRCK 速率，它确实是经典选择，TCXO/OCXO 都有现成料）。

但它当不了 DAC 的 MCLK 源，

44.1k 的 MCLK（256fs）分不出整数
48k 的 BCK（64fs）也分不出整数
只能凑出 LRCK，凑不齐完整 I2S 时钟组
也就是说用它就必须上 PLL/分数分频来补齐 MCLK/BCK——而 PLL 引入的抖动恰恰违背了低抖动设计的初衷。

另外"高档"不看晶振频率看指标：同工艺水平下 14.112M 和 45.1584M 的相噪没有本质差别，而倍频/PLL 的 20·log(N) 相噪恶化是实打实的。母钟用 14.112M合理不等于DAC 主时钟用它合理，两个场景的约束不一样。

mchoi518

holam 发表于 2026-10-22 11:00
看到老兄这个回复确实令我有点跌眼镜。我想还是我之前所说那样，目标先不要定这么高为好

兄弟你先看看我上面的回复吧，你该换眼镜架了

holam

14.112MHz / 44.1KHz = 320倍频
14.112MHz / 48KHz = 294倍频

当然实际上没必要找 14.112MHz 这粒晶振（因我找过是找不到有公开销售的）我图片中的那粒应该是定制的

直接用两粒分别对应 44.1KHz 和 48KHz就可以了。淘宝的帕立良品都有卖

mchoi518

holam 发表于 2026-10-22 11:32
14.112MHz / 44.1KHz = 320倍频
14.112MHz / 48KHz = 294倍频

还得给你仔细讲讲

294 和 320 正是它的卖点，我上条说的"两族 LRCK 通吃"就是这俩数。但 DAC 要的不是一个 LRCK，是一整套时钟。把整本账摊开看：

44.1k 族：
LRCK ✓（÷320）
BCK 2.8224M ✓（÷5）
MCLK 256fs=11.2896M ✗（1.25 倍）
MCLK 512fs=22.5792M ✗（比晶振还高）

48k 族：
LRCK ✓（÷294）
BCK 3.072M ✗（4.59 倍）
MCLK 256fs=12.288M ✗

规律很清楚：LRCK 全线能出——所以它当母钟发字时钟确实是好手，这我不否认；但 BCK 只有 44.1k 一档能出，MCLK 两族全军覆没。而 DAC 必须喂 MCLK（我的 PCM1794 是 128/256/512fs 三档随采样率换挡），没有 MCLK 整条链就不成立。用 14.112M 就得外挂 PLL 补 MCLK——PLL 一上，低抖动的初衷就归零了。

clockr3450

拜读楼主新的作品

holam

mchoi518 发表于 2026-10-22 11:40
还得给你仔细讲讲

294 和 320 正是它的卖点，我上条说的"两族 LRCK 通吃"就是这俩数。但 DAC 要的不是 ...

那就分开两粒恒温晶振来处理吧
淘宝柏立良品有售

mchoi518

holam 发表于 2026-10-22 11:59
那就分开两粒恒温晶振来处理吧
淘宝柏立良品有售

我买的就是这个，不过后期我打算用CCHD957了

aaaszx

大神啊，请接受我的膜拜，多分享一些细节吧

zxhdoop

赞一个，楼主这属于是大制作了羡慕中。

holam

看来楼主确实有个有想法的人。

我最后的建议是，不要将数字处理部分弄得太复杂。因我试过一些 DDC  例如船界面和 audiobyte hydra-Z ，不知道是不是为了测试数据好看，声音方面会有点不自然。特别是船界面 SU-2 初听有惊喜，是非常安静那种，但后来发现原来声音是会变小很多的，也就是说数字部份处理过于严重了，所以后来都卖掉了。

zxhdoop

给楼主些建议，用FPGA做时钟PLL效果不会好（ps级浪费了fs晶振），还不如用TI的fs级时钟发生器加普通晶振。最好的是把PCM1794设为主模式，晶振直接给它，缺点是采样率只能固定。再说PCM1794根本用不到fs的晶振，我用几块的晶振就做到官方指标了（甚至用SA9227的24M无源晶振生成的频率也够用）。

mchoi518

zxhdoop 发表于 2026-10-22 12:48
给楼主些建议，用FPGA做时钟PLL效果不会好（ps级浪费了fs晶振），还不如用TI的fs级时钟发生器加普通晶振。 ...

您这四个建议，三个怼错了靶子，一个一个说：

① 我的 FPGA 没开 PLL——设计红线就是"无 PLL、纯触发器整数分频"，Cyclone IV 的 PLL 是 ps 级这事我清楚，所以从一开始就不用。分频链末级寄存器由晶振时钟域直接打拍，这是同步分频的基本结构，附加抖动是确定性的、远低于晶振本身。您说的"FPGA PLL"不在我机器里。

② TI 的 fs 时钟发生器本身就是 PLL——用一个 PLL 来反"PLL"，方向反了。而且 fs 指标是 12k20MHz 积分带宽的账，音频真正要的 10Hz1kHz 近端相噪，PLL 发生器普遍不如好 XO 直出。更关键的是它给不了 BCK/LRCK/MCLK 三者同源同相，时钟终究要过 FPGA 同步这一道，省不掉。

③ PCM1794 主模式晶振直给，这条路成立，但代价您自己也写了——采样率固定。我是六档采样率+44.1/48 双族+SPDIF 跟随的数播，不是固定采样率的解码板。另外 DAC 主模式内部也是 SCK 分频出 BCK/LRCK，和 FPGA 分频同一个拓扑，只是换了个地方分——"FPGA 分行、DAC 里分就不行"说不通吧。

④ "便宜晶振做到官方指标"我不反驳——官方指标走 A 计权 20k 带宽，对抖动本来就钝，1ns 都打不穿 -130dB 的底。看抖动请上 J-test 看边带。SA9227 那颗 24M 无源晶振背后是芯片内部 PLL，证明的是"PLL 也能过官方指标"，这个谁都没否认过。

zxhdoop

mchoi518 发表于 2026-10-22 13:05
您这四个建议，三个怼错了靶子，一个一个说：

① 我的 FPGA 没开 PLL——设计红线就是"无 PLL、纯 ...

我是怕你被JS忽悠了，我的结论其实只有一个用不到fs级的晶振。还有就是数字里的噪底和模拟里的噪底没直接关系，数字-130的噪底不影响模拟-140的噪底。

mchoi518

zxhdoop 发表于 2026-10-22 13:15
我是怕你被JS忽悠了，我的结论其实只有一个用不到fs级的晶振。还有就是数字里的噪底和模拟里的噪底没直接 ...

误会一：我引的 PCM1794 那 126dB 动态范围，是模拟输出端测出来的模拟指标，不是什么"数字噪底"。您先树错了靶子。

误会二：时钟抖动的噪声不住在数字域——它的机制是"采样时刻误差×信号斜率=模拟电压误差"，直接出现在模拟输出里，和模拟噪底是同域的东西，当然可以直接比大小。SNR=-20log(2πft) 这个公式是 ADI/ESS/TI 应用笔记里的标准算法，不是我编的。所以 -130dB 的模拟底 ↔ 20kHz 下 2.5ps 的抖动预算，这笔账成立。

您说模拟噪底能到 -140——那更好了，模拟底越低，时钟预算越紧：-140dB 对应的预算是 0.8ps@20kHz。几块钱的普通晶振典型 1~3ps RMS，按您自己的数字就不及格了。JS 没忽悠到我，数学忽悠到您了。

还有个逻辑问题顺带指出：既然"数字和模拟没关系"，那您上轮"几块晶振做到官方指标"这个模拟域测量，也就证明不了时钟够用——您把自己的证据也拆了。官方指标到底算不算数，您得先自洽。

我的立场从头到尾没变过：没说便宜晶振不能听，说的是余量。

mchoi518

holam 发表于 2026-10-22 12:45
看来楼主确实有个有想法的人。

我最后的建议是，不要将数字处理部分弄得太复杂。因我试过一些 DDC  例如 ...

您这最后一条建议，恰好是我整个设计的第一原则——数字部分能不动就不动：CM5 只做 bit-perfect 搬运，不升频、不 SRC、不 DSP，格式转换全在软件层可验证可回退；FPGA 只管分频出时钟和选路，数据本身一个 bit 都不碰。

您说的 SU-2 那种"安静但声音变小"的体验我很熟——ASRC/深度重整这类方案，把瞬态前沿的微动态一起磨平了，初听是干净，其实是信息量少了，久听发空。数字处理的悖论就在这儿：干预越多越容易"好听三分钟"，直通才是长久之计。

所以咱俩说的是一回事，信号通路越简单越好。我的复杂性全堆在信号碰不到的地方——电源分岛、掉电保护、控制软件，音频通路本身反而是全机最"笨"的部分。

zxhdoop

mchoi518 发表于 2026-10-22 13:33
误会一：我引的 PCM1794 那 126dB 动态范围，是模拟输出端测出来的模拟指标，不是什么"数字噪底"。您先树 ...

楼主是混淆了数字和模拟电路了，在数字域，L和H都有对应的阈值，只要不超过就没问题。fs晶振对应的是G级别频率。晶振抖动的噪声不会出现在模拟的底噪上，如果有是数模电路“地”没处理好。

用便宜的零件做出好产品才是真本事，靠堆料是没用的，等楼主做出来测试下就有结果了。

不到50M真没必要用fs的晶振，打个比方吧，1V的电压误差个0.01V根本不是事，但mV领域就是天塌了。

mchoi518

zxhdoop 发表于 2026-10-22 14:09
楼主是混淆了数字和模拟电路了，在数字域，L和H都有对应的阈值，只要不超过就没问题。fs晶振对应的是G级 ...

以前做解码板，您还给过我指导 ，，，我还是认真给您回复吧




您把数字判决和定时搞混了。阈值保住的是数值，保不住时刻——bit 当然永远不错，但 DAC 的模拟输出 = 数据 × 时钟边沿落在哪一瞬，而"哪一瞬"是个模拟量。抖动从不破坏 bit，它调制的是模拟转换发生的时刻，这个误差直接出现在输出电压里：ΔV = dV/dt × Δt。教科书机制，跟地没关系。

"fs 晶振是给 G 级频率的"说反了。抖动是时间量，1ps 在 45MHz 和 10GHz 上一样是 1ps；真相是 GHz SerDes 有 CDR 和均衡，抖动预算反而是 ns/ps 级很宽松，而音频 DAC 对采样时刻的敏感度在 0.1ps 量级（-130dB@20kHz 对应 2.5ps）——fs 晶振就是为音频这种"频率不高、但对时刻极度敏感"的应用存在的。

"抖动不出现在底噪"这半句对：空闲底噪确实看不到——因为抖动噪声是信号相关边带，有信号才长出来。所以测它用 J-test、用 20kHz 大信号看边带，不是量底噪。

您的类比特别好，我借用一下：逻辑阈值就是那个"1V 域"——ns 级裕量对 ps 抖动确实不是事，这正是 bit 不变的原因；但 DAC 的采样时刻恰恰就是那个"mV 域"——模拟精度要到 -130dB，时间轴上就得要 ps 级。您的比喻完全对，只是结论应该反过来。

"便宜零件做好产品是本事"同意——所以全机 556 个元件里过百的就两颗晶振，功夫全花在不要钱的地方：地平面、护城河、整数分频拓扑。堆料是花钱买安心，堆对地方是花钱消灾——两颗晶振占 BOM 不到 5%，买掉链路最后一个问号，这叫性价比。

至于"做出来测试"——机器已经在响了：整机 RMAA 底噪 -126dB(A)、THD 0.00035%、六档采样率 bit-perfect 零滑位。不是 PPT 工程。

holam

mchoi518 发表于 2026-10-22 13:54
您这最后一条建议，恰好是我整个设计的第一原则——数字部分能不动就不动：CM5 只做 bit-perfect 搬运， ...

非常期待你的产品

mchoi518

holam 发表于 2026-10-22 14:25
非常期待你的产品

主要是自己玩的开心，，做不做产品再说~