超低jitter解码III

zhp25 · 发表于 2015-3-2 22:24

这个不可能不抖啊，能算出多大的抖不是短板吗？

lszyc · 发表于 2015-3-2 22:26

zhp25 发表于 2015-3-2 22:24
这个不可能不抖啊，能算出多大的抖不是短板吗？

同问，理论计算值和实测值是多少？对普通FPGA片的信号重整不是太有信心。

markamp · 发表于 2015-3-2 23:20

可惜了，楼主的方向一开始就偏了，在现在这个时代，能实现时钟本地的方案很多（不加SRC），甚至可以光纤隔离杜绝地噪声。虽然很同意时钟尤其是抖动的pp值对音质的影响，也很认同楼主的执着精神和技术，可是一开始的方向就定错了，目前看起来，PLL做的无论多么好，在50MHz以下时钟频率，和恒温晶振相噪性能比还是差很远。

pmusic · 发表于 2015-3-3 08:57

对，PLL，ASRC,VCXO，DPLL都不够音频用的，目前市面上就这些方案。

lter15 · 发表于 2015-5-30 21:55

pmusic 发表于 2015-3-3 08:57
对，PLL，ASRC,VCXO，DPLL都不够音频用的，目前市面上就这些方案。

还有DDS

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