历时六年的DAC解码器[2009参赛作品]
一、 前言这是一个历时近六年的DAC项目，由这期间点点滴滴的思绪凝聚而成。回首这六年历程，历经无数折腾与被折腾， 引用一句网络流行语来表述：“人生像茶叶，终究要被浸泡在杯具之中。”但唯有对音响和音乐的爱好一直伴我左右，从小学高年级开始自制矿石收音机算起， DIY生涯至今已近20年时间。当年盲目的激情随岁月逐渐消散，思路已逐渐回归理性，本文将就此DAC的电路演化过程中的思想和细节进行尽可能详细的说明，并公开各种资料，希望能与广大同好交流经验共同进步，并借此感谢亲爱的爸爸妈妈老婆大人和多年来伴我成长的亲朋好友们，也一并感谢HIFIDIY给我们提供了一个良好的交流平台。
二、 总体构架及演化过程
我一贯的设计思路是“Simple is the Best”简洁之上。但并不是说要在电路上追求最简化，而是摒弃一切可要可不要的功能性设计，去追求最优化的电路性能和音质。于是在这个DAC中，诸如单片机控制输入选择，信息显示，数控衰减等等功能全部没有采用，面板上仅保留了LED电源指示灯和取样频率指示灯，整机功能简单到了无法再简单的程度http://pic.hifidiy.net/forumid_2/09121611365b2e74fe6c7e4730.jpg
此DAC的雏形源自2004年中期帮一个成都的JS朋友设计的DAC解码器，成都玩音响DIY的朋友大概都知道这个家伙吧^_^ 这个DAC的结构很简单，同轴光纤通过开关切换，CS8414解调，AD1852解码，两个双运放分别做LPF和缓冲，单端输出。这个板子的设计思想是尽力优化布局和布线，以信号流最短和分布式电源为基本思路，供电均采用2级稳压，第二级稳压分布在各个相关芯片旁边。实验成功的样板如下，听感还行，基本达到预期，遗憾的是当时的测试数据找不到了。
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如何降低时钟的JITTER一直是DAC设计制作中最热门的话题之一，经过很多实验，输入接收器最后丢弃了常用的74HCU04，改用专用的RS422接收器SN75157。主时钟再生方面加入了实验很久的第二锁相环电路，环路滤波器参数做过多次调整，为了适应宽范围的输入信号取样率，VCO也从HC4046换到了双VCXO。
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经过一段时间测试与试听之后，感觉到电压输出型的，内置CMOS运放的AD1852成了制约性能进一步提高的因素。于是做了一块用CPLD做I2S数据分离和重新同步，AD1853×2双单声道DAC板，替代掉原用的AD1852，并重新优化了LPF的参数。这样就形成了最终的整机构架。
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三、 各部分电路演化
1、 DAI部分
CS8414大家都很熟悉了，它本身是带有RS422接收器的，但是不知道是本身性能不好还是没用对，直接用SPDIF信号输入CS8414的话，并不能获得很理想的效果，于是就有了在前端加入74HCU04类的电路做预放大和整形的做法。本机最早也是这样做的，和CS8414直接输入比起来，高频的顺滑度，人声的口形感和声场的深度有明显改善。
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TI的SN75157，是一块性能优良且价格相当低廉的专用RS422接收器，当我发现它的时候，就认定把它用来做SPDIF接收预处理一定不错。和其它的RS422接收器，如DS26LS32相比，它的传输延迟等指标还要高点。而且它是一个8脚的2接收器，用在只有1路或者2路输入的地方，不至于浪费版面空间，当然这不是关键。将74HCU04改为SN75157之后，从输出波形上来看，上升下降沿更加清晰了（遗憾的是没有留下对比测试的照片），从听感上来说，人声口形，乐器的形体感，空间感得到了进一步的改善。
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CS8414本身采用的是标准电路和优化过的PLL Filter参数，这个优化参数是从哪里看来的，年代久远已经遗忘了，只记得最早应用的时候比较过，性能确实有提高。使用了一个6.144MHZ的钟振为CS8414提供参考时钟，让它可以提供输入信号采样率信息，以供显示和后面的第二PLL电路使用。
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2、 2NDPLL部分
常见的降低jitter的办法有主时钟或帧同步时钟回输、异步FIFO数据重建、异步采样频率变换器（ASRC）和二级锁相环等。
主时钟回输的办法由于受前端设备局限而难以实现广泛的搭配，专业设备中常见的帧同步时钟回输，在我看来，除非是整套同厂器材，比如说dcs的系统，否则在通用设备搭配使用中意义不大。异步FIFO数据重建应该是效果最好的，但实现起来相对复杂，目前我还在和朋友一起构思和摸索实验中。ASRC在2004年到2005年中试过二种芯片，CS8420和AD1896，当时感觉不是很喜欢它们的声音，或者说没有深入研究把它们用好？于是本机采用了经过很长时间研究调整的二级锁相环（2ND PLL）电路重建主时钟（MCK）。
2ND PLL的基本原理是由DAI芯片输出的LRCK帧同步时钟信号，经过锁相环电路256或384倍频，以大时间常数的环路滤波器（LOOP FILTER）和高质量的压控振荡器（VCO）来获得低抖动的主时钟（MCK）。其应用最早见于上世纪90年代中后期的《实用电子文摘》翻译的日本杂志的文章和TI的PCM1702×4评估板的文档，这些电路中LOOP FILTER都大同小异，VCO大多采用富士通的厚膜压控振荡器模块，而这种模块一直都没见过实物。
在03年的时候，在一个国外的论坛上看到一张用74HC4046通用锁相环电路构成的2ND PLL电路，当时老包的论坛也出过一张基于这个电路的数字输出板。当时高性能的VCO模块或VCXO都很难找到，于是我就在这个电路的基础上加入了使用74HC174 四D触发器的reclock电路，做了第一版2ND PLL的实验PCB。
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此PCB在04年早期的时候装到一台实验性质的CS8414+PCM1710的DAC上，经过仔细调整LOOP FILTER和其它参数，得到了超出预期的效果，改善主要表现在中低频密度感和高频滑腻度上，可惜当时并未留下图片资料。
题外话：后来这台解码器送给一位经常和我一起研究探讨音响DIY的成都29所的姓杨的朋友研究实验去了。后因工作和家庭原因离开了成都，这位朋友的联系方式也弄丢了，现在很想念这位朋友，借此贴和HIFIDIY的人气，能否再找到这位朋友？
这块板一起做了2张，雏形的AD1852解码器完成以后，试着将这块板子加装上去，但是并没有获得想象中的提高。限于仪器设备条件，只能用示波器观察比对，通过一段时间的测试和观察分析，归结和猜测出几条原因：1、74HC4046的VCO依靠外接震荡电容电阻工作，很容易受干扰，这可以通过选用高品质元件，并采取合适的屏蔽措施来解决；2、此电路是用鉴相器直接比较高频率的MCK，开关速度很高，产生的高速高密度尖峰通过LOOP FILTER很难滤除干净，这可以通过增加分频电路，让鉴相器仅比较低频率的LRCK来获得改善；3、4046的VCO本身的相位噪声不小，而AD1852号称是业界对JITTER最不敏感的DAC之一，所以必须选用更高质量的VCO或者VCXO，才能获得明显的提高。
当时限于条件，很难找到合适频率的VCO模块或VCXO，于是这个项目就搁置下来了，而且一放就是四年多。直到今年早些时候，在论坛的一个朋友处购得一些22.5792Mhz和24.576M的VCXO，才重新拾起这个2ND PLL的计划。
时隔四年，计算机和网络飞速发展，我们已经可以方便快捷的从网络获得各种无损音频文件，包括24bit/96k甚至24bit/192k的高质量音频文件，计算机对资源的获取和管理是传统方式无法比拟的，PC HIFI必定是将来的发展方向，所以，新的DAC解码器必须能够在不损失性能的前提下，尽可能多的兼容各种高取样频率的信号源。于是，采用22.5792Mhz和24.576M二个VCXO，可以根据DAI提供的取样频率信息自动切换主时钟频率和分频比的第二版2ND PLL时钟板诞生了。
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这个板子的核心是22.5792Mhz和24.576Mhz的两只VCXO，通过继电器切换，不工作的一只同时切断电源，以尽可能降低干扰。分频电路由74HC74和74HC393组成，74HC74中的一个D触发器构成二分频，74HC739中的两个4bit计数器串联构成256分频，由继电器切换二分配器的接入与否，即可构成256或512分频。在44.1khz或48khz的情况下，通过512分频得到与CS8414输出的LRCK鉴相用的信号，在88.2khz或者96khz的情况下，通过256分频得到该信号。两信号在74HC7046鉴相器比较，由PC2脚输出，经过环路滤波器控制VCXO，图中环路滤波器的值标识有误，C16应为33UF，C18为3.3UF。2只74HC174用VCXO输出的MCK驱动，对BCK、SDATA和LRCK进行reclock，在使用CPLD以后，此部分移至CPLD内部，大幅度减轻了VCXO的负载。之所以不使用74HC04之类的门电路缓冲VCXO的输出，是因为HC04本身会引入不小的jitter，而且经过测试，VCXO本身的扇出能力不弱。
采用VCXO以后，用示波器都可以明显看出时钟质量的改善（5ns×10扩展），实际播放效果也有了很明显的提高，尤其是高频变的纤细滑腻，丝丝入扣，以往的毛躁、火气大的感觉一扫而空。虽然这2只VCXO标称的牵引范围是±100PPM，看似很窄，但是到目前为止，和10多台不同的前端设备，包括PC声卡和CD/DVD机搭配工作过，和还没有碰到过无法锁定的情况。至此，2ND PLL时钟再生电路终于画上了句号。
3、DAC部分
原来的雏形机是完全按照AD1852的标准电路设计的，经过对时钟电路、供电电路的改良和对LPF参数的几次优化，测试数据已经逼近AD1852 DATASHEET上的标称值（可惜的是，这些测试指标图表因为没有备份，在一次重装系统后丢失了）。
要提高DAC部分的性能，最常用的方式就是并联或差动，另外，工作在单5V供电下的AD1852内置的CMOS运放本身也是制约性能进一步提高的关键因素之一。于是，我彻底放弃了电压输出型的AD1852，改用同门的电流型AD1853重做设计制作了一块DAC模块，设计预期是逼近或达到AD1853 DATASHEET中给出的性能指标，同时获得良好的主观听感。
AD1853这种类型的DAC应用于MONO方式应该是很理想的，因为其内部两个DAC是在同一硅片上构成的，一致性应该很好。但内置数字滤波器的双通道DAC要把内部的两个DAC并联/差动成单片MONO方式使用，需要根据下图时序制作一个数据分离重组电路。这里有的朋友可能会问，为啥不用PCM1794之类直接可以硬件设置为MONO方式工作的DAC，原因是我有好几片AD1853，让它们物尽其用吧，而且CPLD也是个好玩的东西。
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这个I2S数据分离模块，我在04年的时候就用一块古老的CPLD EPM7128SLC84实现过，当时搭配的是ASRC接收芯片CS8420，用AD1852并联/差动单片单声道平衡输出。由于CPLD本身的性能不是很理想，加之当时对混合电路理解和布线的水平局限，再加上使用了ASRC的原因，这块板子出来的声音并不令人满意。
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几年过去了，ALTERA的CPLD进化到了高性能的MAX II系列，但考虑到前后都是5V系统，这次使用了可以直接兼容5V电平的上一代CPLD MAX3000A系列中的MAX3128ATC100-10，虽然不是最新最好的，但是应用于这里已经足够了。在用调试过程中，用示波器观察CPLD的输出波形，其毛刺和尖峰已经比古老的MAX7000S系列好了不知道多少倍。
由于逻辑比较简单，没有用HDL写代码，而是用QuartusII软件以原理图输入的方式设计了CPLD内部的逻辑电路，通过仿真以后就用下载线编程CPLD即可。
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I2S分离重组电路，主要是用2个32位的移位寄存器（Shift Reg）和数据选通器构成的，配合一些调整时序的D触发器（DFF），最后输出前用MCK驱动一组DFF打一拍，也就是常说的reclock，以消除细微的由传输延迟等造成的时序误差。
另外一些组合逻辑电路用于译码DAI提供的采样频率信息，对AD1853的内插滤波器倍数控制（在44.1k和48k取样频率的时候以8×方式工作，在88.2k和96k的时候以4×方式工作）；对2ND PLL电路的时钟选择电路（在44.1k和88.2k下使用22.5792M的VCXO，在48k和96k下使用24.576M的VCXO）和分频比选择电路提供控制信号（在44.1K和48K时512分频得到给鉴相器的比较信号，在88.2k和96k时256分频）。主时钟可以不用进行处理直接供给AD1853，因为其内部有主时钟自动分频电路，可以自适应从128、192、256、384、512倍取样频率的主时钟。
DAC模块的整体电路图如下所示，左右通道的DAC供电完全独立，数字和模拟部分也独立供电，模拟部分使用了ADI的超低噪声LDO ADP3303，此举从电源上保证了AD1853的高性能。IV部分采用贴片的AD797AR，这些都是ADI在AD1853 datasheet的MONO方式中推荐的。电解电容全部使用贴片钽电容，没有用太多补品，只有IV电阻使用了Dale的精密金属膜电阻，补偿电容使用了日产的银云母。CPLD引了一些暂时没用的IO口出来，以备它用。
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PCB布线上遵循几个原则：地平面尽可能完整，数字信号回路面积最小化，退耦电容最接近电源引脚放置，数字地模拟地隔离且线路不交叉放置，最后在一点用磁珠连接，模拟部分同相和反向部分布局镜像对称，走线尽量对称，差分线对长度尽可能一致。
AD1853差动并联模块调试完成并取代AD1852后，最明显的感受是声音的密度感大大提高，声场开阔度和深度变的空前的好，还有也许是得益于AD797的超低失真，高频变得丝质般顺滑。
至此，DAC部分完成。
4、 LPF部分
LPF部分采用经典的多重反馈结构。这部分的元件取值通过计算，仿真，实际焊接测试，反复了很多很多次。，最终确定的元件值是贝塞尔响应曲线的，-3DB点在40Khz左右，这样在整个音频范围内的相移很小。这部分的设计计算和仿真在论坛里有很多高人写的帖子，我就不再献丑了。
5、 其它
变压器的选择，根据手头的材料，一共使用了3个变压器。数字部分用了一只25W的R牛，一组9V供给DAI和时钟，另一组供给CPLD；2片AD1853使用一个独立的50W环牛，一组9V供给数字部分，另一组供给模拟；IV和LPF使用一只50W的E牛供电，E牛用在运放电路中还是要比R和环牛更耐听（感谢牛哥帮我定制的这头E牛，相当优秀）。
稳压电源，本机各级均采用2级稳压，DAI和2ND PLL时钟板用LM317做第一级预稳压，LM1117-5 和LM2940分别供给CS8414和VCXO；CPLD的电源也是同样，只不过是用LM1117-3.3提供3.3v的电压；AD1853的供电，用了2块以前做的TL431扩流稳压板做第一级预稳压，第二级数字部分用LM1117-5，模拟部分用ADP3303；运放的供电，第一级使用稳压管二极管+ A1930/C5171，第二级使用LM317/337，值得一提的是，给运放的供电电压达到接近极限值的±17V，声音要比常规的±15V来的通透。
运放的选择，IV部分ADI推荐AD797，就用它吧！经过对比测试和试听，最终LPF使用OPA2134，输出缓冲使用OPA2604，理由和测试数据放在下文“测试平台”中介绍。
接地，机箱和变压器的静电屏蔽层一点接入运放模拟电源的滤波电容地，这样可以获得最低的噪声。各数字部分的电源和地都相对独立，仅用信号线中的地线提供数字信号回路。
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四、 测试平台搭建及整机测试数据
一个可靠，准确的测试平台是一个设计得以实现并达到预期设计目标的必备条件。在业余下如何用有限的资金搭建自己的测试平台相信是很多朋友感到棘手的问题。
我们需要一台示波器，一台毫伏表，一台信号发生器，一只万用表，这些设备买二手的都不是很贵，加上各种应用技巧，就基本可以完成DIY项目的测试和调整。但是，如果要深入追求高性能，定性和定量的分析噪声频谱、谐波失真频谱、互调失真频谱，以详实的客观测试数据作参考，进一步优化电路性能，那么我们需要一套极其昂贵的音频分析仪，这是绝大多数朋友无法承受的。
电脑音频技术的进步和软件科学的进步给我们提供了一些针对音频系统测量的中高性能和相对低廉价格的解决方案。很多价格不是很高的专业音频卡能提供24bit/192k的ADC通道，其中有的SNR和DNR可以达到惊人的120DB以上，作为业余条件下的测试已经足够，而可以进行高精度综合分析或者单独的FFT频谱分析的软件通过网络也容易找到。
硬件方面，目前我使用的音频卡是EM-U 1212M，当初购入的时候就是看中其强劲的录音性能和平易近人的价格，其模拟子卡使用的是业界最高指标之一的AKM5394 ADC，主卡和子卡都是采用4层PCB，性能可以得到保证，而且其驱动程序对不同版本的windows操作系统的兼容性都较好，控制台程序EM-U PatchMixDsp也相当出色，可以根据需要方便快捷的改变各个通道和信号的分配和其它设置。
软件方面，目前我使用SpectraLab 4.32.17 FFT频谱分析软件，Adobe Audition 3.0 就是以前的cool edit 音频编辑软件，RMAA 6.2.3综合分析软件，三者配合使用。SpectraLab 是相当强大的实时FFT分析软件，主要用于调试和过程中实时分析，最高支持到24bit精度192k采样频率，理论上可分析的带宽达到96Khz，FFT点数可以达到1048576点，频率分辨率仅为0.042Hz，配合1212M可以轻易分辨-120DB的噪声和失真情况；Adobe Audition 也可以实时分析频谱，但感觉功能不如Spetralab强劲，目前主要用于生成测试信号，记录测试波形和后期处理分析；RMAA 软件很常用，主要用于快捷生成报表和记录测试数据图片，并做对比等等。这三个软件配合起来使用，可以完全胜任常规的各种噪声和失真分析。
新版本的LabView软件也加入了对声卡作为输入设备的支持，但目前我对这个软件还在学习阶段，一旦掌握了，就可以灵活的根据自己的需要构建虚拟测试平台了。
用声卡作为数据采集需要自制一系列的转换连接线以及一些附加的保护电路，以方便连接各种测试探头或需要测试的设备，这方面可以参考
http://www.virtins.com/cn/MultiInstrumentManual_ZHCHS.pdf
或许有朋友会认为这样的测试平台不可靠或者不准确，下面以我用此平台测试整机性能，挑选运放的过程中得到的数据作为例子，可以大致说明此测试方式的可信度。
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上图是在本DAC的LPF和输出缓冲上针对TI的三款运放使用Spectralab软件得到的测试数据整理出的图表，从THD和频率的曲线上来看，符合运放的DATASHEET上的曲线，数量级也基本一致，绝对数值相差几个DB的原因是测试中是用2只运放级联测试的，加上DAC本身和1212M的录音电路本身也不可避免的存在失真。至于OPA2604和OPA2134在16Khz的失真为什么不升反降，我当时用的采样率是96Khz（因为CS8414的制约），其3次谐波48khz已经达到了带宽的极限，可能被抗混叠滤波器滤除了，所以计算失真的时候得出的值较低，而OPA2111在16K时的2次谐波失真（32Khz）已经相当大，故数值正常。
根据这组数据和实际听感，运放最终选用了OPA2134做LPF，OPA2604做输出缓冲。之前LPF部分一直在用金封的OPA2111BM，这颗运放给人的感觉是极其精致准确的声音，但在一次测试中这颗宝贝莫名其妙的坏掉了，换上塑封的OPA2111KP，声音就发紧，不自然，通过这次组测试结果，我彻底放弃了OPA2111KP，用OPA2134换来相对轻松，自然和细腻的声音表现。
最后，整机用RMAA软件，24BIT 48Khz下得到的测试数据见下列图表，16BIT不发了，指标都已经非常接近16BIT的理论极限。
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频率响应
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噪声电平
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动态范围
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总谐波失真+噪声
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互调失真
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分离度
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互调失真（扫频）
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在24BIT的精度下，噪声和动态范围指标都已经非常接近AD1853 DATASHEET中的TYPE值，说明此DAC已基本达到设计预期的性能。
五、 展望
最终测试结果出来之后，六年的怨念也随之终结。下一台DAC，如何做到更好？现在176.4Khz和192Khz取样频率的文件已经不难找到，CS8414廉颇老矣，该退休让贤了，FIFO要弄上去，模拟部分全平衡化，DAC部分怎么做呢……这也许是下一个五年，六年甚至更长时间中探索和追寻的目标。不管最终结果如何，我们DIYER所追求的是那份不断提高的过程中获取的点点滴滴，酸甜苦辣，失败的辛酸和成功的喜悦。难以割舍的对音响和音乐的热爱将伴随我们不断成长，祝愿每个DIYER都能做出自己满意的机器，也祝愿HIFIDIY更加兴旺发达。
全文完 支持lz，不过图都挂了，重新传一下，， 看来外链图片不行啊 占楼传图 继续传图 高兴的是，DIYer的想法终于上正道，不再徘徊于什么电容，牛之间换来换去
ps: 其实是LZ的标没用对,所以贴图失败 做得太好啦！ 到时候也会在EMU1212上跑跑RMAA，看是什么囧样
http://pic.hifidiy.net/forumid_2/0912152020f43dffb9262b6495.jpg 谢谢simon_zsw :loveliness: 重新编辑图片中 :victory:好文 谢谢simon_zsw :loveliness: 重新编辑图片中
hanyu 发表于 2009-12-16 11:45 http://bbs.hifidiy.net/images/common/back.gif
把你的.jpg[ＩＭＧ]用windows 记事本的replace，全部换成.jpg[/ＩＭＧ],不过几秒钟的事
另外建议LZ改完贴后，把下面补贴的图抹了，这样美观一些(不过好像新论坛不能自杀贴@_@) 牛人啊！看到为数不多的，在整体框架下了功夫DAC。 漂亮!复杂! 楼主写的都是很有价值的东西，学习了
手头上也有2片1852，本想做MONO板，可突然发现自己不会CPLD，还在慢慢啃书中。 10# simon_zsw
谢谢很期待您的大作！ 很完整的设计！:victory: 进来学习一下。 强大啊，先顶再看。 看了再多嘴一句，要是能量化生产多好啊。不过即使能量化生产我也没有米玩的了。:L 都是很有价值的东西，学习ing 技术含量高啊:victory: 是在原来牛哥出的板子上改造的吗？