[原创] 对一款DAC用2nd PLL的电路分析
有很多朋友在制作DAC的时候， 希望有一个辅助PLL(锁相环)来减少DAC主时钟的抖动。通常这个PLL称为2nd PLL。2nd PLL在许多厂机中很常见，但是在DIY作品中却非常少见，是因为电路复杂还是其他原因呢？这个先不讨论。但是通过下文的分析就可以发现，DIY一个2nd PLL比不是一件很困难的事。对于2nd PLL最典型的应用是TI的pcm1702 演示版，可以把这个电路拿来分析。见图一中的虚线部分。这个PLL锁定的频率是cs8412输出的48khz的LRCLK，输出的频率是，384*48khz=18.432Mhz的主时钟以及48khz的LRCLK。 这个电路的核心是v18m432，虽然没有找到图示的这个器件（16脚dip封装），但是通过搜索fujitsu的器件手册，找到一款Far-M2CC-18M432-F150的piezoelectric vco，也就是压电VCO。这个振荡器有一个电压控制脚，通过调整这个脚的电压，能使输出频率产生细微的变化。注意，我们通常所说的VCXO是晶体压控振荡器，它与piezoelectric vco的区别在于，VCXO可以调整的频率范围通常在+-200ppm左右，而piezoelectric vco能达到+-2000ppm。说到这里，有人要问了，既然在是在控制输出时钟的频率，那不是人为地在制造jitter吗？其实不然，jitter是指短期准确度，它的单位是PS，而使用ppm作为单位的时是长期准确度，它是指时钟频率偏离绝对值的多少，一般用ppm（百万分之多少）来表示。长期准确度不会给声音带来可听到的影响，而jitter却不然。可能又有人要问了，如果改变控制电压的速度非常快的话，那岂不是就增加jitter了么？这个问题先放一下，后面将会做出解释。
好了，言归正传，开始分析这个电路。首先把目光集中在hc4046上，通过查阅hc4046的技术手册我们可以发现，这个芯片本身就是一个PLL，并且包含了一个VCO，是不是重复了？非也，其内部的vco中心频率范围是12m-18m，并不符合输出18.432mhz频率的要求。于是，ti的工程师非常聪明地放弃了hc4046的内部VCO而仅仅使用它的PC2，也就是2号比较器。说到这个2号比较器，其功能非常独特，请看图二。很明显，其输出的电压中心点是2.5v，当14脚输入的信号相位先于3脚输入信号的相位时，输出的是高于2.5v，直到5v的“正”脉冲，而当4脚输入的信号相位后于3脚输入信号的相位时，输出的是低于2.5v，直到０v的“负”脉冲。聪明的朋友立马就会想到，如果把这个输出通过一个低通滤波器，就可以得到0-5v的“平滑后”的电压值。于是再把这个电压送入v18m432，就可以实现跟踪输入频率的目的（其实就是PLL的目的），同时也减小了输出频率的抖动。事实上，RD5,6,7 CD27,28构成的正是一个低通滤波器。因为低通滤波器可以看成一个积分器，如果其截至频率非常低，那输出电压会变化速度会很慢，“变化”可以看成是一个高频分量，而高频分量已经被滤除了（前文留下的问题已经回答了哦，不会人为地制造jitter）。
下面分析这个电路其他有特色的地方。hc163设置成了计数周期为３的计数器，而hc590则是128计数器，同时hc163为hc590提供时钟信号，于是hc163与hc590共同构成了异步384计数器，也可以看成是对18.432Mhz的384分频，所以这个电路的巧妙之处在于hc4046并不是在比较主时钟，而是在比较LRCLK，其中hc4046的14接的是8412输出的LRCLK，3脚接的是v18m432经过384分频后的时钟（是经过锁相以后的LRCLk）。看到这里，可能有人会产生疑问，为何不直接比较主时钟，而比较LRCLK呢？因为比较LRCLK效果和比较主时钟的效果是相同的，在8412内部（其他的接收芯片也一样），LRCLK是通过对主时钟(MCK)分频得到的，所以LRCLK与主时钟有严格的一一对应的关系（包括相位）。不过我没有弄明白的是为何非要384FS的主时钟，而不用256FS主时钟？
缺点与改进。通过分析，我们发现，这个PLL锁定的频率是cs8412输出的48khz的LRCLK，输出的频率是，384*48khz=18.432mhz的主时钟以及48khz的LRCLK，并且只能锁定在这个频率上。然而对于我们来说，44.1khz的cd采样率却是最常用的。于是可以这样，把V18M432换成V16M9344，该2nd PLL就能用于锁定44.1khz的LRCLK。同时对于一个完整的应用来说，最好配备多套2ndPLL，对应于44.1k,48k,96k采样频率。其次该电路还有一个致命的缺点，那就是v18m432几乎绝种了，我找遍整个互联网都没有能够找到货源，是否能够使用VCXO来代替还有待于实践，毕竟VCXO的调整率最高仅仅为piezoelectric vco调整率的1/10。而+-200ppm的VCXO价格高达200元（+-100ppm倒是很便宜，才10块）。 分析不错，顶起来:) 顶技术文:sa VCXO没这么贵 终于搞明白这部分干啥用的了～～
多谢楼主 支持一下，很少这种帖子 好文章，辛苦了。 VCO本身的jitter也要求的，如果本身的jitter比CS8412（200ps），dir9001（50ps) 的还要高的话，哪么加这个PLL就没任何意义。调整范围有+-100ppm已经足够，现在CD机本身的时钟误差不会很大的。
http://members.chello.nl/~m.heijligers/DAChtml/PLL/PLL1.htm
这里有卖低jitter 的VXCO
http://www.tentlabs.com/Components/VCXO/index.html 学习! 茅塞顿开:19f
谢谢 LZ:sa 原帖由 aeon 于 2009-2-3 13:27 发表 http://bbs.hifidiy.net/images/common/back.gif
VCO本身的jitter也要求的，如果本身的jitter比CS8412（200ps），dir9001（50ps) 的还要高的话，哪么加这个PLL就没任何意义。调整范围有+-100ppm已经足够，现在CD机本身的时钟误差不会很大的。
http://members. ...
也就是说+-100ppm已经足够了?那不错啊，可以用便宜的先练练手，同时训练一下一时钟电路的layout
到时候再用高档的vcxo就心里面有底了，毕竟也不便宜阿，39欧元一个 好资料，谢谢楼主！论坛就需要这种资料贴！ VCXO对于RMB来讲真是几贵下:5fsfsf 不知实际效果如何 看见技术贴就得顶。 好文，有个不明问题请教下，4046做为一个比较器使用的话，为什么LRCI接的不是14脚而是3脚呢？望能解愚:sa 这个问题是这样，如果输入14脚的话，那比较得到的电压正好和所需要的电压相反，这样便成一个正反馈过程，无法锁定频率 呵呵,我是心急了,可能楼主没明白我意思,4046的3脚接的应该是RELOCK了的LRCK信号吧?就是说数字滤波器LRCI接的也就是RELOCK了的信号,能不能把RELOCK线路也做个分析啊:sa 强！绝对支持 最后问个,不知道有没人开板来玩玩啊:15fs