【HIFIDIY 第十二届DIY大赛】单端模拟输入的双30W（8Ω）数字纯后级功放设计与制作

edithli

    大家好，一直觉得DIY很温暖，是小时候麻麻踩着缝纫机缝的小棉裤、勾着毛衣针织的小背心。自从来到HIFIDIY论坛，有一种奇妙又励志的感觉——人生值得好好追求。
    “书上有路勤为径，学海无涯苦作舟。”论坛人才济济，百家争鸣，于是我在论坛潜心学习。比起教科书，在论坛的学习更像是打开了一扇新世界的大门。感谢热心多才的坛友和耐心无私的版主。
   “有志不在年高。”现学有所得，愿响应论坛号召，要学以致用，知行合一，遂参加此次设计大赛，望与诸位坛友交流，请大家不吝赐教，O(∩_∩)O；偶也将此也作为自己学习的年中小结。
     在此，特别感谢坛友mc3362今年初发的关于数字功放设计的帖子（http://bbs.hifidiy.net/forum.php?mod=viewthread&tid=1242714），正是因为他的帖子，我对HIFIDIY技术的发展有了新的相对全面的认识和理解；也正是对这个帖子展开的学习，大大地鼓舞了我参赛的信心。
     结合大赛主题，我设计了参赛作品。
     接下来，我将为大家呈现我为此次大赛准备的作品——Love&Future,单端模拟输入的双30W（8Ω）数字纯后级功放设计与制作。



补充内容 (2017-7-29 12:17):
目录在第5页的96楼，并有图索引、附录。 http://bbs.hifidiy.net/forum.php ... 74&pid=27963336

补充内容 (2017-8-1 16:23):
作品美图在第4页63楼开始，欢迎一睹为快 http://bbs.hifidiy.net/forum.php ... 74&pid=27849742
深入技术的，欢迎移步96楼目录，整体了解，热络交流。

edithli

一、系统设计
图1：系统设计框图

系统设计框图

核心器件说明：
1.数字放大核心器件选取：STA350BW——输出功率最大双50W；
2.ADC选择：CS5341——具有106分贝动态范围的24bit双声道模数转换器；

二、设计目标
额定功率：2×30W（THD=1%时）
设计负载：2×8Ω
满幅动态范围：＞90dB（A计权）
输入灵敏度：4Vrms
输入阻抗：约5.5kΩ
整机电压增益：约12dB
内部采样率：96kHz
其他功能：上电、下电防冲击
                过热、短路保护
                DRC功能
                LED灯状态指示


当前进度说明：本着“勤俭节约，物尽其用”的传统美德和DIY理念，为更充分地发挥核心器件，目前正在深度阅读相关资料——官方Datasheet和应用文档等。
立贴自勉：争取5月7日前绘制完成原理图，请大家关注呀~~“奇文共欣赏，疑义相与析”，如果哪位坛友有好的设计资源资料，请介绍一下呀，先谢谢啦O(∩_∩)O~
                欢迎大家来看帖交流

无冬之夜

参赛作品，支持，一直关注数字功放，给电脑用。看楼主怎么做？用什么控制？

edithli

五一劳动节快乐，谢谢坛友无冬之夜回帖支持，谢谢版主编辑～

edithli

无冬之夜 发表于 2017-4-30 23:19
参赛作品，支持，一直关注数字功放，给电脑用。看楼主怎么做？用什么控制？

感谢顶帖，感谢关注。控制是用MCU单片机实现，二楼发的系统设计框图望能解答您的部分提问，还需要知道更具体的话，您就说，我会尽力回复滴。

忘尽的爱

这个功放ic很熟悉啊，我有一对音箱里面好像就这个。无奈单片机部分有问题被改成了无源音箱

edithli

忘尽的爱 发表于 2017-5-1 13:00
这个功放ic很熟悉啊，我有一对音箱里面好像就这个。无奈单片机部分有问题被改成了无源音箱

是否是单片机里的程序掉了呀？这是我目前能想到的可能。如果是的话，一般维修店确实比较难搞定，需要联系原厂售后，看厂家可否刷新固件或者换一块主板。只是很多音箱是国内代工的，要找到能做这个售后要多做点工作。

edithli

三、电路原理
经过这段时间深度阅读所选核心器件的规格书，今天完成整个系统的电路原理图。
      接下来向大家依次展示——BUFFER ADC电路原理图、POWER_SUPPLY电路原理图、数字功放原理图。
             请大家帮忙看看，是否有不妥当的地方，做进一步讨论修改~
             其中，输入缓冲级的低通滤波器参数、功放输出的滤波器参数我还在仿真，数据尚未确定，也请诸位建议指教~~

图2：BUFFER ADC电路原理图

图2.BUFFER ADC电路原理图

图3：POWER_SUPPLY电路原理图

图3.POWER_SUPPLY电路原理图

图4：数字功放原理图（STA350BW -data sheet Rev4版20-Sep-2013）

图4.数字功放原理图（STA350BW -data sheet Rev4版20-Sep-2013）

edithli

对图3.POWER_SUPPLY电路原理图进行简明介绍~~

电源设计简介
1.首先，主电源用线性稳压把整流滤波后的35V直流稳压成26V纯净电压，电路架构类似Walt-Jung的电源，为了集中主题，在此就先不赘述喽~
2.然后，前端供电通过LM317把26V降压至5.2V，相当于两级线性稳压，为了避免功放级高频脉冲干扰，317输入端加入100μH/300mA大电感滤波。
             此处，5.2V电压用于输入Buffer运放和CS5341的模拟部分。            
3.接着，5.2V电压通过磁珠隔离，再经两只AMS1117-3.3，稳压成两路3.3V，它们一路供数字功放芯片低压部分，另一路供单片机、CS5341的数字部分、时钟振荡器。

edithli

O(∩_∩)O~~今天这一贴，介绍电路原理中ADC外围电路设计。
以下图表截图来源于CS5341芯片规格书（Aug 2004版）.

ADC外围电路设计简介：
1.主时钟倍速模式选择——将CS5341设置在主时钟2倍速模式下
由于本设计比较简单，只有一路模拟输入，为最大程度保证性能，因此将CS5341设置在主时钟2倍速模式下——这将通过配置芯片外围引脚M1、M0的高低电平来实现的。
请看下图（图5）：选择设置M1=0，M0=1，即把芯片设置在主时钟2倍速模式下。
                            在实际电路原理图（图2）中的实现是——芯片Pin16(M1)直接接地，Pin1(M0)通过R26(10k)上拉至3.3V电源。

图5：CS5341_control_mode



2.主时钟频率的确定——24.576MHz
首先，选择采样频率——为了更优的性能，结合STA350BW的特点，最终选择96kHz的fs。然后，查表（图6）——找出对应的时钟频率的倍率。最后，计算——主时钟频率=fs×倍率。由于手中正好有24.576MHz的晶振，且两个倍率选择对最终效果影响不大，因此选择了256×，进而计算。
即：主时钟频率=256×96kHz=24.576MHz。

图6：CS5341_speed_mode



3.本地时钟电路设计——一级反相器与无源晶本组成的时钟振荡器
本着简洁有效的原则，采用一级反相器与无源晶本组成的时钟振荡器，经PC整形后，供给CS5341和STA350BW的主时钟输入MCLK端。
特别值得一提的是O(∩_∩)O，我的反相器并没有选择74HC系列芯片哟，而是更小封装的单非门SN74LV1G04，这种设计是能够获得更小的分布参数和更好的时钟稳定性滴！下面，请看它的实物图（图7）：
图7.INVERTER




4.数据输出格式配置——I2S格式
CS5341的数据输出端口格式配置，见下图（图8）。选择I2S格式，在原理图中的实现是——采用电阻R25(10k)把Pin4(DATA)上拉至3.3V电源。
图8.CS5341_data_format



5.还有一个问题可能容易被忽视哟！就是——FILT+脚滤波电容大小对ADC性能的影响。
官方文档给出的要求，见下图（图9、图10）。在这里，我采用将性能良好的100μF贴片铝电解电容和0.1μF贴片陶瓷电容并联的方法，来满足官方文档的要求。
图9.CS5341_THD N


图10.CS5341_filt_cap

edithli

在这儿，先引申，简单地提一下ADC外围电路的PCB设计：

众所周知，ADC是数模混合IC，layout对性能有很大影响，
对此，我现在的想法是——统一铺地，并且，将PCB板分为数字部分和模拟部分，这两部分铜皮在ADC芯片处连接在一起！

涉及到实际PCB设计喽，等我画PCB的时候，再与大家专门深入讨论。

edithli

嗯，看大家对我的帖子点击和回复的情况来看，我也想了想，可能前面发的信息量确实还是有点太大了，大概是参赛热情高涨，有点用力过猛吧~~  

另外，由于要理解数字功放的设计，对高速数字电路设计、模电、数电、信号完整性、编程、信号处理等方面的知识储备和实践经验都有要求，所以，可能前面发的内容看起来也还是有点难了。  

为了与大家形成更好的沟通，我后面技术和设计部分里，必要地，会多用一些通俗易懂的方法去阐释，也欢迎大家随时回帖，交流设计理念和技术~~谢谢。

Daver

看来楼主是软硬皆通啊，这个工程量不小。有个小建议，是不是考虑加数字输入及蓝牙音频接收，现在用手机听歌挺方便。

edithli

Daver 发表于 2017-5-3 20:03
看来楼主是软硬皆通啊，这个工程量不小。有个小建议，是不是考虑加数字输入及蓝牙音频接收，现在用手机听歌 ...

       感谢回帖和支持呀。
       感谢鼓励，偶也在继续学习。
       关于建议，谢谢呀。由于本次大赛设定了主题是纯后级功放，也咨询了版主，这次要围绕模拟输入，所以作为参赛作品，暂时不会加数字输入~~对于这次使用到的纯数字功放芯片来讲，直接设计数字输入还会更方便些嘞，因为这个作品里，还需要AD模数转换。 没事没事，高标准严要求，偶一样会把这个作品完成好滴~~
       楼主感兴趣的话，想要在这上面实现用手机听歌的功能，也很容易~~买一个带模拟输出的蓝牙模块，然后用线与功放一连，就行。只是，对于HIFI来说，目前常见的这种蓝牙模块的性能对音质有影响呃。这需要精心挑选，能挑到不错的。

edithli

继续~

6.输入LPF和Buffer（即OP缓冲级）设计介绍
1）整机增益计算（设计目标12dB）
      要确定电路原理图中LPF和Buffer的设计，首先需要确定的就是LPF和Buffer的增益。现在，我要对这一步进行讨论和计算啦~~图11是信号流程图与计算思路——输入的模拟信号先后经过图中的四大模块，通过计算ADC与数字功放系统的增益，再结合既定的整机设计目标（12dB），就可以得到需要的答案喽。
图11：信号流程图与计算思路

        可调增益部分：这次设计的是纯后级功放，它不需要音量控制功能，所以STA350BW的所有可调增益的部分（如MVOL、CXVOL、Pre-Scale、Post-Scale等相关寄存器），都设置为0 dB，即单位增益1倍（绝对值）。

        ADC与数字功放系统的增益：首先，要根据STA350BW供电电压失真曲线，找到输出的最大不失真功率。由于本设计是以8Ω为设计负载的，所以根据图12，可知，当选择26V供电时，能达到输出的最大不失真功率——额定输出功率约31W。
        那么，将31W换算成电压值就是：Urms=（8×31）1/2 ≈15.75 Vrms。值得一提的是，在前面“电源设计简介”中的第一步——“稳压成26V纯净电压”，我就是在这里确定了的。

图12：功放功率曲线

        接着，额定输出功率时，对应的I2S数字域输入信号为0dBFS。再根据CS5341模拟输入特性参数（图13）可知，0dBFS时，对应模拟输入电压约0.56×VA=0.56×5V=2.8VP-P=1Vrms.

       于是，可以计算得到：ADC与数字功放系统的增益为20×lg(15.75 Vrms/1Vrms)=24dB.

图13：adc_character

         结合整机设计目标增益（约12dB）计算，所以最后可得：

        LPF与Buffer总增益量为12dB-24dB =-12dB ，其中Buffer增益为-1，前面被动LPF的增益为-12dB。为了保证后级功放整机为同相放大，要把数字功放处理成反相放大，但同时要保持增益不变为0dB。以上结果，请见图14。

图14：增益分配图

        

        这里再与大家一起回顾一下此部分原理图是这样滴，请见图15~~：

图15：input_buffer_schematic

好啦，今天很晚了，明天就该轮到把LPF和Buffer这部分的运放选型、被动LPF的仿真结果放上来喽。

edithli

上面有三个算式因为有下标和特殊符号，不能正常显示~~发成图备查~~
算式1：


算式2：


算式3：

edithli

今天是五四青年节，先立一个flag，祖国需要积极向上、朝气蓬勃、有理想、有信念、有知识、有文化、有道德、有担当的好青年。



今天开始画PCB板了哟~~love & future~~

edithli

继续~按照昨天立的flag，今天把昨天还没来得及发的 6.输入LPF和Buffer（即OP缓冲级）设计介绍 中的几个部分汇报一下~

2）运放选型
       Buffer缓冲级使用的运放，是输入信号进来经过的第一个有源器件，它的品质和性能对整个设计有着举足轻重的影响；再者，给这一级设计的供电电压只有单5V，因此，这就给选型带来了不小的难度。好在功夫不负有心人，经过不断的挑选和仔细对比，我选定了双运放TS972 ∩_∩，这个器件有几个亮点吸引了我，看下图16，
         ——低压（5V）条件下的轨对轨输出能力、很低的噪声、很低的失真度——\(^o^)/所以，TS972，正合我意。
图16：OP

edithli

3）被动LPF设计

     LPF身兼数职——包括，担当ADC的抗混叠滤波器；要让音频带内信号完整地通过；要满足对LFP和Buffer的增益设计目标（-12dB）；并且R、C器件的具体数值也要易选，比如要限制在E24（5%精度）范围内。

    需要说明的是，我这里的仿真结果，是输入部分的LPF和缓冲联合起来仿真的，实际仿真的电路图就是15楼的图15，因为联合仿真更加接近实际效果哟~~请看下面几张图：

第一张，幅频特性（图17），光标位置的含义：整体中频区域增益-11.56dB（满足设计增益要求），通带内高频20.39k处衰减-11.56 dB - (-11.96dB) = 0.4dB。

图17：input_buffer_amplitude

第二张，相位特性（图18），含义：高频仿真到33k，横轴、纵轴都是线性坐标，于是可以得到——电路具有线性相位响应。

图18：input_buffer_phase

第三张，阻带衰减（图19）。ADC输入采样器速率是6.144MHz，所以，我们要验证一下此频率下的衰减特性。

看图中~光标位置，它的含义：6.143M频率处衰减量-11.56dB - (-93.16dB) = 81.6dB。将近82dB喽，O(∩_∩)O足够用了。

图19.input_buffer_stop_band

4）输入端RF滤波器

    原理图中，这一部分由〔C29，L4，L5，T1〕、〔C39，L4，L5，T1〕实现。其中，T1和T2是信号线用共模滤波器，它的特性请见下图20。至于实际效果怎么样，等我用了就知道啦。言归正传，大家看图~~

图20：choke_performance

另外，下次再设计输入电路时，还可能再加入穿心电容！ ~~这是跟本坛大虾卡西利亚斯交流中，大虾提到的厂机的做法，所以下次尝试一下。O(∩_∩)O

edithli

今天可以做到一个小节点耶~~

    对于我的 三、电路原理，已经报告了电源设计（第9楼）、ADC外围电路设计（第10\15\16\18\19楼--），接下来，还将报告的是数字功放电路设计、掉电检测电路、MCU电路三个部分。总共这五个部分，对电路原理的报告就完整了啦~~哈哈哈~~

    后面这三部分，篇幅都不大，那我就放在这一楼里说喽~~

数字电路功放设计

采用官方文档的原理图，具体器件的参数选择、搭配，请参考本帖内容，这里就不重复啦~~

掉电检测设计

    由于大家可能对这个功能不太熟悉，所以，特地从POWER_SUPPLY电路原理图（图3）里把这一设计截个图放这里，请大家看下图（图21）~~

    这部分电路的工作原理是：把输入的交流电转换成50Hz的方波，然后将方波送入单片机，进行实时检测，一旦此方波消失，就判断为功放已断电。此时，单片机发出指令，命令数字功放芯片停止工作，从而达到掉电检测防冲击的目的。

图21：掉电检测

MCU单片机硬件设计

我的作品里，MCU选用的是经典的SOP20封装的51兼容型号——STC15W408AS。

设计里，单片机的工作量比较小，所以硬件连线除了电源与地，就用了它几只脚——7根IO线，具体硬件连线如下：

Pin1(P1.2)  → CS5341_RESET

Pin20(P1.1) → STA350_RESET

Pin19(P1.0) → STA350_SDA

Pin18(P3.7) → STA350_SCL

Pin13(INT0) → AC_DETEC

Pin2(P1.3)  → LED_RED

Pin3(P1.4)  → LED_GREEN

标号名称一目了然，不赘述啦~~

终于，三、电路原理 部分，汇报完毕！完成小小flag，我是一名好青年！