已经作弊4并了，还要再来2个。
stillstone 发表于 2013-11-18 13:24 static/image/common/back.gif
已经作弊4并了，还要再来2个。
一句话，发烧无止境，之前我也做过单的，后来实验发现单的远没有双的听得爽，这只是个人意见！！
心只有你8958 发表于 2013-11-18 13:34 static/image/common/back.gif
一句话，发烧无止境，之前我也做过单的，后来实验发现单的远没有双的听得爽，这只是个人意见！！
那就来个4的:lol
yxwx168 发表于 2013-11-18 15:06 static/image/common/back.gif
那就来个4的
会的，:victory::lol
Cyclone III ,看了一下，内置PLL的jitter确实很大......，时钟性能倒打一耙了。
本帖最后由 stars 于 2013-11-18 16:20 编辑
Cyclone III 的单时钟的PLL性能,还真不知道有没有9018内部的DPLL好,说来也其怪,自己做的不管是单片还是双片,正常的DSD(包括DSD64，DSD128,DSD256)信号接入9018,没有切换爆音啊,为什么那么人做出来的都有爆音:lol
本帖最后由 心只有你8958 于 2013-11-18 16:48 编辑
stars 发表于 2013-11-18 16:17 static/image/common/back.gif
Cyclone III 的单时钟的PLL性能,还真不知道有没有9018内部的DPLL好,说来也其怪,自己做的不管是单片还是双片 ...
简单的说，如果你用一个纯的DSD信号那就不会有，如果你和一个又能播放DSD又能播放PCM，像XMOS那样，就会有，我们要的是同时能用多种数字解码进行播放，而不会出现那样这样的问题，还有ES的DPLL不是用来作为主时钟的，也是是MCK，如果DPLL用来作为主主时钟，那么ES内部的时钟就是乱了，为什么DPLL或者PLL不能动态设置倍频，在说了文档上说过了，MCK最好是在100M，如果DPLL是用来内部时钟，那按你这么说还不如不用DPLL呢，直接外部一个高精度低抖的就OK了，DPLL是用来锁定IIS或者SPDIF信号的，Cyclone III的PLL的性能不是他本身的问题,，而是你外部电源设计的问题，一个好的电源设置能让PLL处在非常好的工作状态，还是非常感你的问题！！:handshake
stars 发表于 2013-11-18 16:17 static/image/common/back.gif
Cyclone III 的单时钟的PLL性能,还真不知道有没有9018内部的DPLL好,说来也其怪,自己做的不管是单片还是双片 ...
补充一下我设计的这个板，FPGA的电源都是很严格的，PLL供电，模拟和数字都是分开的，包括GND，示波器显示，输出的时钟抖相当小的，晶振用温补的
心只有你8958 发表于 2013-11-18 16:32 static/image/common/back.gif
简单的说，如果你用一个纯的DSD信号那就不会有，如果你和一个又能播放DSD又能播放PCM，像XMOS那样，就会 ...
当然包括DSD64，DSD128,DSD256与44.1K-384K之间任意切换,如果DSD与DSD切换都有问题那能用吗?
stars 发表于 2013-11-18 16:52 static/image/common/back.gif
当然包括DSD64，DSD128,DSD256与44.1K-384K之间任意切换,如果DSD与DSD切换都有问题那能用吗?
看要看你是用什么数字解码了，我用XMOS的时候会有的，别的没试过，不知道是你怎么做到的，还有你的DSD解码是XMOS吗？？还是别的，如果是别的，能否介绍一下，到时候买来实验实验！！！，哦还有说明一下，DSD的爆音是在没有断开运放输出的情况下有的，也就是说输出是一直到耳机上的，中间不能有断开，如果是用继电器来控制，那太简单了，还请是理解一下这句话！！！
9018全自动的,不需用继电器来控制静音.
stars 发表于 2013-11-18 17:14 static/image/common/back.gif
9018全自动的,不需用继电器来控制静音.
你是用XMOS试过吗，或者说你的解码就是XMOS，如果真是这样，还真是很想请教请教呀:loveliness::handshake
stars 发表于 2013-11-18 17:14 static/image/common/back.gif
9018全自动的,不需用继电器来控制静音.
那么多人都败了，你就成功的的用XMOS无任何条件，切换DSD无爆音，你真是大神也，小弟干拜下风！！！非常感谢，你让我见到了什么叫大神，Thank you！！最后能否发表一下你的大作让大家，欣赏欣赏，:loveliness: :loveliness:
希望能有好的表现
xiaowu0750 发表于 2013-11-18 18:00 static/image/common/back.gif
果然专业
一般水平，还好，谢谢！
xyzhome 发表于 2013-11-18 18:03 static/image/common/back.gif
希望能有好的表现
音质绝对不会失望！:victory:
59401 发表于 2013-11-18 15:25 static/image/common/back.gif
Cyclone III ,看了一下，内置PLL的jitter确实很大......，时钟性能倒打一耙了。
呵，你从哪里看的，官方文档吗？官方文档有这个说的吗？？？ 请你自己去用实机去测试一下，网上用过EP2的人都没说过PLL烂，难道EP3倒退了吗？？ 我没有别的意思，你的质疑是可以的，不过请认真去验证一下，还有一个芯片的性能，不能单是本身的问题，更多的是电路设计上的问题！！！
什么时候出成品啊。
好东西!傎得玩一玩