最近想送到网站测评，心里没底附作品如下

阿笨狗 · 发表于 2013-9-3 22:15

swing 发表于 2013-9-3 20:30
连续n个fs都是0的情况就当作是静音，这时候可以刷SRAM了……不过，0.7S的时间才是更重要的问题，要是人家 ...

说的很好 PCM1795的静音指示是连续监测1024周期后输出指示IO  这个到好做  可以直接取DA的信号也可以做到CPLD内部但是！！！！！！！！！！！！
0.7S延时问题  老兄想的很周到  正式的说明书中  不建议在这种模式下看视频  呵呵
相对SRC原理来说  我这么做是个笨方法

阿笨狗 · 发表于 2013-9-3 22:28

cheh 发表于 2013-9-3 22:08
看电影就不要想了，可能没有解决办法，不过在静音的时候处理BUFFER还算是个行得通的做法，MSB的16X数字滤波 ...

很感谢大家帮忙提建议这个我再想想。。。。。。。。。。。。

csq_cpu · 发表于 2013-9-4 10:46

好东西, 符合口味!

ptydl · 发表于 2013-9-4 12:28

外观太山寨化

leigo · 发表于 2013-9-4 14:09

很漂亮，那组飞线能重新设计下就更完美了

west998 · 发表于 2013-9-9 09:35

很强大，顶！

hujianbo910 · 发表于 2013-9-9 10:21

楼主真是高手啊，支持！

cheungman · 发表于 2013-9-9 11:25

LOW JITTER的设计貌似参考了diyaudio Asynchronous I2S FIFO project.

这个设计的最大好处就是jitter会很小, 缺点就是溢流的问题, 尤其是播放192KHz这种高码率音频的时候, 溢流时间更短.

如果能检测异步两端时钟的误差值, 根据误差值线性调整缓冲溢出标志, 以及缓冲大小, 可能更好一些.

卡西利亚斯 · 发表于 2013-9-9 11:27

为什么不用ASRC？

colin5210 · 发表于 2013-9-9 15:56

自个配组的！~~强力啊！~

阿笨狗 · 发表于 2013-9-9 17:10

cheungman 发表于 2013-9-9 11:25
LOW JITTER的设计貌似参考了diyaudio Asynchronous I2S FIFO project.

这个设计的最大好处就是jitter会很 ...

说的很对！！不过这个diyaudio Asynchronous I2S FIFO project我还是头次听说，192K下确实有这个问题，说的很对！！！另外你提出根据2端误差做缓冲的实时调整建议很好我也考虑过问题是以现在能力能不能做好不一定！！多谢支持！！

阿笨狗 · 发表于 2013-9-9 17:17

卡西利亚斯发表于 2013-9-9 11:27
为什么不用ASRC？

ASRC的原理我感觉最大的优势是人家的数据扩充算法，比如怎么才可以发挥后端DAC的最大动态，我瞅着像8421这个片子它是内部有个PLL 先靠这个吧速率提升以这个作为运算同步时钟后再用外置CLK二次采集运算后的数据老感觉存在采集误差，但听感是另外一回事啊。以上为个人理解，

阿笨狗 · 发表于 2013-9-9 17:21

最近测试192K下发现乒乓状态机有停掉的现象，可能流水控制实时性差可能读写分配的时序不可靠？？也可能SRAM的操作周期有问题？？整在找答案中呵呵

gamwah · 发表于 2013-9-9 19:22

漂亮,这个相当强大,楼主的创意很好,期待作品早日完美出声......

不会烧死 · 发表于 2013-9-14 13:38

高人

cqxl · 发表于 2013-9-20 14:26

楼主这个太有技术含量了

1291650902 · 发表于 2013-12-9 21:29

提示: 作者被禁止或删除内容自动屏蔽

淇仔 · 发表于 2013-12-16 14:09

提示: 作者被禁止或删除内容自动屏蔽

当当金 · 发表于 2013-12-16 14:25

坐等楼主出套件啊

南山-山人 · 发表于 2013-12-16 14:32

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