脱裤子放屁！再玩cs8414时钟。

lztxd01

最近在研究cs8414，总觉得时钟问题有点头疼，如果用cs8414内部时钟输出，音质不太理想，听音乐好像总是隔着一层纱布。如果用外部时钟作参考，音质提升明显，但有人说存在参考时钟与转盘时钟不一致的问题，而且仅能解码44.1k采样率的音源。我用外部时钟模式没有一点问题，但总担心会不会丢失一些东西。
在用示波器测试cs8414输出波形的时候，发现用内部时钟模式时，11脚fsync波形很不稳定，而19脚mck即使在外部时钟模式下仍然有输出。于是突发奇想，将cs8414设置为外部时钟模式，然后用19脚的256fs分频得到sck和lrck后再输回8414。经过实验，此方法确实有效，我感觉音质也有很大提升，长期试听朦胧感基本消失，也没有爆音破音。
有图有真相
另外还请高人详细解答cs8414数据手册里面的一句话：In the CS8414, FSYNC is always generated from the incoming data stream. When FSYNC is generated from the data, its edges are extracted at times when intersymbol interference is at a minimum. This provides a sample frequency clock that is as spectrally pure as the digital audio source clock for moderate length transmission lines.
……
When FSYNC and SCK are inputs, one stereo
sample is double buffered.

xmlhifi

CS8412 8414中FSYNC是从SPDIF中直接解码得到的，对转盘时钟依赖很大。FSYNC属于原始信息，可用于2nd PLL做相位参考源。
其他接收IC的LRCLK或者WCLK都是从MCLK中分频得来的，属于再生信息，与8412 8414相差很大。

lztxd01

xmlhifi 发表于 2014-3-13 13:12
CS8412 8414中FSYNC是从SPDIF中直接解码得到的，对转盘时钟依赖很大。FSYNC属于原始信息，可用于2nd PLL做相 ...

其他接收ic你是指dir9001、wm8805之类？那他们的mclk是否是从spdif解码PLLl得到的？还是自己产生的？
不过我测试的8414 fsync输出波形很不稳定，反而mck波形还不错，是不是转盘的问题？还是接收的问题？

xmlhifi

lztxd01 发表于 2014-3-13 14:42
其他接收ic你是指dir9001、wm8805之类？那他们的mclk是否是从spdif解码PLLl得到的？还是自己产生的？
...

DIR9001 CS8416等接收IC都是先由PLL的VCO得到MCLK，再从MCLK做64分频得出BCLK，从MCLK做256 384 512分频得到LRCLK，这样的好处是能保证LRCLK与MCLK同步。
CS8412 CS8414不同点在于FSYNC不通过MCLK分频得到，直接从SPDIF中解调出FSYNC信号，FSYNC质量直接取决于转盘信号源时钟质量，而且FSYNC与MCLK不一定保证同步。

lztxd01

xmlhifi 发表于 2014-3-13 14:53
DIR9001 CS8416等接收IC都是先由PLL的VCO得到MCLK，再从MCLK做64分频得出BCLK，从MCLK做256 384 512分频 ...

如果我用74hc4046把8414的fsync重新PLL,得出的256fs 与8414自己产生的mck 比jitter是否更低？

xmlhifi

lztxd01 发表于 2014-3-13 15:11
如果我用74hc4046把8414的fsync重新PLL,得出的256fs 与8414自己产生的mck 比jitter是否更低？

应该不会   相信CIRRUS工程师不是吃素的

lztxd01

op111op 发表于 2014-3-13 15:25
WM8804 8805内部是数字锁相环，软控模式下利用本地参考时钟根据SPDIF信息PLL出MCLK WS BCLK，比8412这些老东 ...

dir9001是否也是这样？都是号称jitter低于50ps的芯片

lztxd01

xmlhifi 发表于 2014-3-13 15:12
应该不会   相信CIRRUS工程师不是吃素的

网上有文章说：“在CPLD 以及FCPGA这些可编程逻辑出现前，比较流行的PLL芯片是74HC4046。在现在来看，虽然这颗芯片性能很差，但是设计得出色，还可以比现在流行的SPDIF解调芯片CS8414内置的PLL要好。”
参考网址：http://blog.sina.com.cn/s/blog_56f2f98b0100bgm7.html

老友记

并不是4046性能很差，而是它的VCO频率不够高。

jingship

lztxd01 发表于 2014-3-13 15:31
网上有文章说：“在CPLD 以及FCPGA这些可编程逻辑出现前，比较流行的PLL芯片是74HC4046。在现在来看，虽然 ...

我印象中PLL并不是4046能胜任的,早在90年代,已有人用富士通的PLL模块,杂志介绍当时需约2000元,如果4046能用,不会有人用模块的

lztxd01

jingship 发表于 2014-3-15 16:56
我印象中PLL并不是4046能胜任的,早在90年代,已有人用富士通的PLL模块,杂志介绍当时需约2000元,如果4046能 ...

从74hc4046的介绍来看，其内置的vco最高中心频率可以到17Mhz，貌似可以用（cd4046就差很多），是不是jitter性能不行？这么说来，那篇文章的作者看来是在胡说。

xoqu

我也听大神说外部时钟要是做得不到，还没有内部的好

卡西利亚斯

不是4046VCO频率不高，而是4046VCO性能不够。4046+VCXO 可以设计出很好的性能，去看CDCE913的实例就懂了。

至于CS8412这类模拟锁相环的芯片，基本靠提取数据或者序组得到LRCK，然后再做PLL，所以实际效果和输入信号的抖动有很大关系。
而WM8805则是依靠自身时钟比较数据得到LRCK，然后做高阶数字滤波，再做DDS，实际效果就没有那么大的抖动。
模拟锁相环的优点是恢复时钟范围大，可以比较适应任何恶劣条件，而数字锁相环则只能在制定范围内工作，甚至稍微偏一点也容易出错。

此外，CS8416串联使用也有不错的效果，关键是要知道怎么用。

卡西利亚斯

xoqu 发表于 2014-3-17 11:11
我也听大神说外部时钟要是做得不到，还没有内部的好

外部时钟做不好，声音就是不够凝聚，背景不够安静。
在一比特芯片上还容易产生DVD效果，而多比特芯片稍微好点。

卡西利亚斯

jingship 发表于 2014-3-15 16:56
我印象中PLL并不是4046能胜任的,早在90年代,已有人用富士通的PLL模块,杂志介绍当时需约2000元,如果4046能 ...

富士通那个是VCXO，不是PLL模块。
4046不差，差的是VCO。

lztxd01

卡西利亚斯 发表于 2014-3-17 14:49
不是4046VCO频率不高，而是4046VCO性能不够。4046+VCXO 可以设计出很好的性能，去看CDCE913的实例就懂了。
...

还是你分析的比较透彻，这下我明白很多了，谢谢

卡西利亚斯

dovecdh 发表于 2014-3-25 23:32
请教卡大:我的1045解码板子上用8412解调,用XLINX的FPGA和两个11.288M和11.2896M的晶体,是否说明板子上有2 ...

有的。

卡西利亚斯

dovecdh 发表于 2014-3-26 00:56
谢卡大!
还想请教下:早期的8412+2NDPLL出来的时钟的JITTER,与后期DIR9001/WM8805等无2NDPLL直接解调出来 ...

你的板子电容没老化的话

8412+PLL显然是最低的，其次是8805，然后是9001。

shaoyou

8805只能软控，硬控失去锁容易