8片分时并联架构的DAC(参赛)

cdream · 发表于 2008-9-20 09:59

这个东东出来的比较晚了，架构和设计原理酝酿了好久，最近终于将它变成了实物.
所谓分时间并联就是几个DAC并联的时候，DAC输出的模拟信号不是同时出现在后级的LPF(或者IV)电路上，8个DAC输出的模拟信号是分8个不同的时间，顺序叠加上去的.简单的讲，如果直接并联，从一个电压到下一个电压，并联得到的是一下子变大8倍的一个模拟量，分时并联是则是分八个阶梯累加上去的（当然中间过程时间非常短)；这样做的好处可以使得模拟输出的曲线变得更光滑，听觉上密度感会更强.
上个裸照先:

这个是数字接受，采用Dir9001

这个数据处理模块，分时并联输出的时序全靠它来实现了

重点单位，8片WM8740 DAC并联，为了方便测试和安装，用了模块化的办法，每个WM8740基本电路做成了独立的模块

这是模拟信号叠加电路，LPF电路，用了4颗陶封的SE5532，输出缓冲用AD797，在朋友家里试听，发现更换AD797对输出音色影响比较大，呵呵

机箱是采用论坛感冒友的DAC-100的机箱，信号输入电路，和前面板指示电路就自己用洞洞板搭了一个，有点影响整体美观，呵呵
这个是信号输入电路，支持同轴，光纤，USB输入，USB模块用PCM2902

这个是前面板指示电路

前面板

后面，支持标准RCA输出，平衡输出.

这个电路在多位朋友家试听过，效果基本达到设计时候的设想效果，对音源的细节，音场都有比较明显的提升（和单片DAC对比）.各位听过的朋友可以来点评点评，呵呵

HD600 · 发表于 2008-9-20 10:07

I2S走线貌似很长。。。

cdream · 发表于 2008-9-20 10:08

原帖由 HD600 于 2008-9-20 10:07 发表
I2S走线貌似很长。。。

I2S走线从9001输出后，经过了CPLD模块已经缓冲过，CPLD模块到DAC芯片距离不长，最多15cm左右

cdream · 发表于 2008-9-20 10:10

这个是PCB上的记号，臭美留言一下，呵呵

HD600 · 发表于 2008-9-20 10:13

原帖由 cdream 于 2008-9-20 10:08 发表

I2S走线从9001输出后，经过了CPLD模块已经缓冲过，CPLD模块到DAC芯片距离不长，最多15cm左右

把USB那里看成DIR了

HIFI1231 · 发表于 2008-9-20 10:54

不错色设计思路，很好，支持，预投一票，，问下，开板子那些小板子怎么不拼一起，用OO板，有点遗憾，总的造价多少，可有多的PCB

runber · 发表于 2008-9-20 11:02

大制作啊

欧蒙泰 · 发表于 2008-9-20 11:03

好！

daweige · 发表于 2008-9-20 11:13

大制作！顶一下！

cdream · 发表于 2008-9-20 11:15

原帖由 HIFI1231 于 2008-9-20 10:54 发表
不错色设计思路，很好，支持，预投一票，，问下，开板子那些小板子怎么不拼一起，用OO板，有点遗憾，总的造价多少，可有多的PCB

因为画板子的时候，还没物色好机箱，PCB调试Pass后，才找到机箱，只好根据机箱来做其他小板子，小板子电路也不复杂，偷懒+心急就用洞板替代了.硬件费用估计大家也可以大致算出来，但辛苦就不是从表面上看出来了，呵呵

yp100yp · 发表于 2008-9-20 11:15

大厂家有没用这种架构的?

神使 · 发表于 2008-9-20 11:19

大制作，漂亮

。ps怎么平衡输出没接

cdream · 发表于 2008-9-20 11:20

原帖由 yp100yp 于 2008-9-20 11:15 发表
大厂家有没用这种架构的?

有金嗓子的DP-700，可惜它只支持DSD数据流的8分时并联，对PCM数据流的8分时并联没整合进去

cdream · 发表于 2008-9-20 11:21

原帖由神使于 2008-9-20 11:19 发表
大制作，漂亮。ps怎么平衡输出没接

拍这个图的时候，一时没找到2芯屏蔽线，所以....

aeon · 发表于 2008-9-20 11:24

DIY 的我看过用TD1543跟1541做过这样的DAC。不过因为分时并联，原理上相当与数字滤波器，8个DAC并联就是8倍FS 的滤波器了。但每个DAC芯片其实是工作在NOS方式，只是时序上变化了。不知道楼主有没有屏蔽DAC芯片内部的滤波器呢？

cdream · 发表于 2008-9-20 11:28

WM8740内部不带数字滤波，所以就没有用滤波器

lianguo623 · 发表于 2008-9-20 12:26

恭喜老大出新作

huaming · 发表于 2008-9-20 12:55

作为分时并联一般是提高DAC的Sampling，通过分时驱动获得较高的Sampling。
这不能简单的等同于一般的Digital Filter作的8xfs输出，因为你的DAC输出是并联的并不是分时输出(按照图片分析)；当然可以通过修改Digital Filter的算法产生滑动输出，但带来的问题是各个DAC的输出叠加的问题，并联输出的加法器不能较好的保证良好的一致性，对精度带来很不利的影响（采用分时，还不如直接的并联）。

所以8片分时并联架构的DAC的实现比较困难的，CPLD代替DF产生8xFS输出数据，由于不是分时输出，DF只能输出变化量的增量输出来修改每一个DAC的值，但是DAC的加法叠加精度有限，个人觉得意义不大，大概这也是大部分厂家做并联或者差动不作分时的原因吧（现在DAC的Sampling可以达到192k没有必要作分时并联）。

cdream · 发表于 2008-9-20 13:15

原帖由 huaming 于 2008-9-20 12:55 发表
作为分时并联一般是提高DAC的Sampling，通过分时驱动获得较高的Sampling。
这不能简单的等同于一般的Digital Filter作的8xfs输出，因为你的DAC输出是并联的并不是分时输出(按照图片分析)；当然可以通过修改Dig ...

刚开始设计的时候，也对这种方法没信心，好在CPLD设计的时候，是有模式选择，可以直接输出直接并联的信号，这样可以很方便对比分时并联的效果，还有我这里的CPLD程序并没有提高FS，每个DAC接受的还是1FS的数据流.这个板子目前有两个副本，其中一个在南宁小明那边，南宁的朋友可以去试听，实际试听效果是提升很大，实践是检验理论的最佳方法.

钟慈航 · 发表于 2008-9-20 13:34

学习了~!~!~!

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