3谈DAC好声的秘籍

zxhdoop

以下是我经过无数实验后的心得，如有不正确的地方请指正，共同探讨才能有所进步。

首先DAC的模拟电路部分不能按纯模拟电路设计，原理是数模转换过程中已经把高于22.5KHZ外的频率去除了，用方波测试高的频率时会发现看不到方波，因为没有了n次谐波。

数模转换必然会产生大量的高频噪音，表现在正弦波上就是线条变粗了，所以低通滤波器是必不可少的。

影响声音表现的最重要的是相位曲线，我分析是高低频的声波波长不一样引起的。而调整相位曲线又恰恰需要低通滤波器，而它的Q值和分频点就是重中之重。

分频点选取，对于年龄大点的可以选50K以内，有些耳朵很灵敏的就选40K以下。

Q值的选取，经过我无数次试验，0.58-0.6是最适合的。

现在以实际电路来讨论，PCM1794A为例。

官方的电路图要实现上述两点有些困难，所以要加入一个2阶有源低通滤波器，转折频率要以这个2阶LPF为主导，IV段和差分段的低通频率不能靠近2阶LPF，不然会导致相位余量不足。

比如要设计一个截止频率45K，Q值0.58的2阶LPF如图1（用论坛的多功能电子计算软件）。这时IV段的极点频率就要离45K远点，比如IV电阻820欧姆，电容就选2.2nF，截止频率大概88K。差分段的极点要更远，比如反馈电阻330欧姆，电容也可以用2.2nF，截止频率大概219K。经过这些LPF后总的-3dB截止频率会低于设计值45K的，这是正常的，如果觉得太低，可以改变阻容提高。

电阻和电容的取值是要取舍的，电阻不要大于1K，太小也不行会消耗很多电流，运放的电流是有限的。

运放的选择，LPF不能选择增益带宽积太低的，尤其是“全功率带宽”这个参数，TI官方给出的“Vo=1Vpp”就属于全功率了，比如OPA1612，增益带宽积=40Mhz，而全功率带宽只有4Mhz。差分段尽量选择低噪音的运放

下面几个运放我总结的声音特点。LM4562中频好，OPA1642声场大，OPA1678信息量大（应该是CMOS都是如此），OPA1612声音稍薄，OPA1652.1662.1656声音没什么特点，OPA1662在运放低供电电压时最适合IV段，OPA1688低音好适合驱动耳机尤其是自带抗EMI干扰。

声音的走向可以通过各种组合得到，具体的就要坛友自行选择。

最后的相位曲线大概就像图2所示，改变截止频率和Q值可以改变相位曲线突变（虚线）的频率点，这可以直观的体现。最后祝各位坛友得到想要的声音。


1月24日更新
为了适应大众化，最后截止频率为56K，20KHZ处衰减大概-0.47dB，我经验是截止频率越低模拟味越浓。具体电路图和阻容值下一贴发出来。

低通频率：第一极点（IV）77.7kHz，第二极点（差分）1.71MHz，二阶LPF截止频率85kHz，Q值=0.6，组合后的截止频率为56kHz。兼顾了性能和好声，测试图如下。

lancelothy

PCM1794的标准官方电路就很不错，IV电阻750R足够好了，用820的话，后面平衡输出需要增加多两个运放，也不够专业，LPF直接用一个NE5532后，不如直接用两个DRV135单端转平衡这样好。运放的话，我只选择OPA1688，因为是一路发发，这个数字比较符合广东人的要求。

zxhdoop

lancelothy 发表于 2026-1-22 12:41
PCM1794的标准官方电路就很不错，IV电阻750R足够好了，用820的话，后面平衡输出需要增加多两个运放，也不够 ...

官方电路声音是不错的，按我此贴可以更上一层楼。OPA1688是非常优秀的运放我也很喜欢。

将可为

在滤波这块上研究是没前途的----还得是解码这块上研究----解码上学问大了去了---

zxhdoop

将可为 发表于 2026-1-22 16:39
在滤波这块上研究是没前途的----还得是解码这块上研究----解码上学问大了去了---

我的看法不同，DAC试试要做到官方手册上THD+N的指标必须在模拟电路下功夫。

6p14

现在我的理解是dac要时钟好。这是基石

zxhdoop

6p14 发表于 2026-1-22 21:17
现在我的理解是dac要时钟好。这是基石

数字电路是最简单的，THD+N达到芯片手册参数说明数字方面也不会有问题。

6p14

zxhdoop 发表于 2026-1-23 01:05
数字电路是最简单的，THD+N达到芯片手册参数说明数字方面也不会有问题。

感觉和以前研究晶体管功放瞬态互调失真类似吧，测静态指标失真很小，测动态指标就不行了。如何测动态指标可是学问。

6p14

好的，这是一个非常专业和重要的问题。时钟抖动对DAC（数模转换器）的性能有直接且显著的影响，尤其是在高速、高精度应用中。  简单来说：时钟抖动会引入额外的噪声和失真，导致DAC的输出信号质量下降。  下面我们从原理、数学关系、具体影响和解决方案几个方面详细阐述。  1. 核心原理：为什么时钟抖动会影响DAC？  DAC的基本功能是将离散的数字码值（在特定时间点）转换为连续的模拟电压。这个转换过程是在时钟的边沿（通常是上升沿）触发的。理想情况下，每个时钟边沿都精确地出现在等间隔的时间点上。  · 理想时钟：每个转换时刻都完美定时，DAC输出的模拟信号是数字信号经过“保持”后的精确重建。 · 有时钟抖动的时钟：每个转换时刻会随机地提前或延迟（这个时间误差就是“抖动”）。这意味着，DAC在“错误”的时间点输出了“正确”的电压值。  关键点：对于变化的信号（特别是高频信号），在错误的时间输出正确的电压，实际上就等同于在正确的时间输出了错误的电压。这个“电压误差”直接转化为输出信号中的噪声和失真。  2. 数学模型：量化影响  这种影响可以用数学来量化。时钟抖动引起的电压误差近似为： ΔV ≈ S × Δt  · ΔV：输出的电压误差（即增加的噪声） · S：模拟输出信号在转换时刻的斜率（dV/dt） · Δt：时钟抖动的大小（通常用均方根值表示，单位通常是皮秒或飞秒）  从这个公式可以清楚地看到：  · 信号变化越快（斜率S越大，即信号频率越高、幅度越大），抖动造成的影响就越大。 · 抖动本身（Δt）越大，影响也越大。  由此可以推导出时钟抖动导致的信噪比（SNR） 理论极限公式（仅考虑抖动，忽略DAC其他噪声）：  SNR_jitter = 20 × log( 1 / (2π × f × t_jitter) )  · f：输出模拟信号的频率 · t_jitter：时钟抖动的均方根值  举例说明： 对于一个1GHz采样率的DAC，输出一个100MHz的正弦波，如果时钟抖动为1ps RMS： SNR_jitter≈ 20 × log( 1 / (2π × 100e6 × 1e-12) ) ≈ 20 × log( 1591.5 ) ≈ 64 dB 这意味着，仅由这1ps的抖动，就会将系统的SNR限制在64dB左右。对于16位DAC（理想SNR约98dB），这会造成巨大的性能损失。  3. 对DAC关键性能指标的具体影响  1. 信噪比（SNR）下降：    · 如上所述，抖动引入了额外的宽带噪声，导致总噪声功率增加，SNR降低。这是最直接的影响。 2. 有效位数（ENOB）减少：    · ENOB是从实测SNR反算出来的“有效”精度。SNR因抖动而下降，ENOB必然随之减少。一个16位的DAC，在抖动影响下可能只能发挥出12位或更低的实际性能。 3. 总谐波失真+噪声（SNDR/THD+N）恶化：    · 抖动引起的误差是非线性的，它不仅产生平坦的噪声基底，还可能产生与信号相关的谐波失真，导致SNDR指标变差。 4. 动态范围受限：    · 对于小信号，本底噪声被抖动噪声抬高，使得系统能分辨的最小信号幅度变大，动态范围缩小。 5. 频谱纯度下降（对通信和射频应用至关重要）：    · 在通信系统中，DAC用于生成复杂的调制信号（如QAM、OFDM）。时钟抖动会导致相位噪声和矢量幅度误差（EVM） 增加，从而抬高误码率，严重影响通信质量。    · 在直接射频合成中，抖动会使输出频谱的“ skirts ”（裙边）变宽，即相位噪声变差，干扰邻近信道。  4. 不同类型的抖动对DAC的影响  · 随机抖动：通常由热噪声、散粒噪声等引起，表现为高斯分布。它主要抬高噪声基底，影响SNR。 · 确定性抖动：有特定模式，如周期性抖动、数据相关抖动等。它不仅增加噪声，还可能产生离散的杂散（Spur），对SFDR（无杂散动态范围）指标影响很大。  5. 如何缓解时钟抖动的影响？  1. 选择低抖动的时钟源：    · 使用高性能的晶体振荡器（XO）、温补晶振（TCXO）、恒温晶振（OCXO） 或基于锁相环的低噪声时钟发生器。关注其“相位抖动”或“相位噪声”指标。 2. 优化时钟分发路径：    · 使用高质量的时钟缓冲器和分配芯片。    · PCB设计至关重要：使用阻抗受控的传输线（如微带线），保证时钟信号完整性；提供干净、稳定的电源，并做好电源去耦；将时钟线与高速数据线隔离，避免串扰。 3. 选用对时钟抖动不敏感的DAC架构：    · 例如，在电流舵DAC中，采用同步锁存器或“去毛刺”电路，可以减少数字开关噪声对输出节点的影响，从而降低对时钟沿纯净度的依赖。 4. 系统级设计：    · 对于采样系统，在ADC和DAC中使用同一个低抖动时钟源（或同步的时钟），可以减少采样和重建过程中的相对抖动。    · 在数字域使用插值滤波器/过采样，将信号能量推向更高频，然后在DAC后用模拟滤波器重建。这样，信号的主要能量频段离Nyquist频率更远，对抖动的敏感度相对降低（但并不能消除对高频重建分量的影响）。  总结  特性 影响 根本原因 在错误的时间输出正确的电压值 关键公式 SNR_jitter ≈ -20log(2π × f × t_jitter) 主要影响 SNR下降、ENOB减少、SFDR/SNDR恶化、EVM增大、相位噪声变差 敏感度 与输出信号频率成正比。低频信号影响小，高频信号影响极大。 缓解措施 低抖动时钟源、优化PCB布局、使用专用时钟缓冲器、选择稳健的DAC架构  在设计高速、高精度DAC系统时，时钟系统的设计（抖动管理）与DAC芯片本身的选型同等重要。时钟抖动常常是限制系统最终性能的瓶颈。

zxhdoop

6p14 发表于 2026-1-23 09:07
感觉和以前研究晶体管功放瞬态互调失真类似吧，测静态指标失真很小，测动态指标就不行了。如何测动态指标 ...

现代DAC对时钟抖动容忍度都较高（TI ADI CS官方手册都是如此说），商品科学机几个品牌用的几块钱的晶振就可以做出顶级性能，如果说同轴对抖动很敏感我是赞同的。你找的资料都是咸丰年间的问题，现代的异步数字界面加上几块钱的晶振已经无需担忧，除非要做参考级的测量设备。

zxhdoop

6p14 发表于 2026-1-23 09:07
感觉和以前研究晶体管功放瞬态互调失真类似吧，测静态指标失真很小，测动态指标就不行了。如何测动态指标 ...

多音测试也好算不算动态指标优秀呢？

6p14

zxhdoop 发表于 2026-1-23 14:14
现代DAC对时钟抖动容忍度都较高（TI ADI CS官方手册都是如此说），商品科学机几个品牌用的几块钱的晶振就 ...

就算是异步界面，也要用时钟啊，这个时钟起很决定性作用。所以我说是基石。

6p14

你帖子说做好声才讨论的啊，我可以容忍我老婆的唠叨，但是如果我老婆不唠叨不更好？

zxhdoop

6p14 发表于 2026-1-23 15:20
你帖子说做好声才讨论的啊，我可以容忍我老婆的唠叨，但是如果我老婆不唠叨不更好？

指标高和好声不冲突啊，指标高又好声不是更好吗？因为时钟晶振已经影响微乎其微了（异步数字界面指标超出DAC太多了），所以没必要花重心去考虑。DAC设计很少用主模式的（专业应用较多要同步），所以时钟都是由数字界面给的，而异步已经把问题最小化了。

lancelothy

zxhdoop 发表于 2026-1-22 16:32
官方电路声音是不错的，按我此贴可以更上一层楼。OPA1688是非常优秀的运放我也很喜欢。

IV电阻750欧姆，电容就选多大好啊

swsw4321

动态指标用10K突发正弦测，马上现原形

zxhdoop

lancelothy 发表于 2026-1-24 10:32
IV电阻750欧姆，电容就选多大好啊

单独调IV确定不了，我还在优化中，到时会把完整的电路和阻值发出来。

zxhdoop

swsw4321 发表于 2026-1-24 10:36
动态指标用10K突发正弦测，马上现原形

测试的过程说一下，我测试个给掌掌眼。

zxhdoop

lancelothy 发表于 2026-1-24 10:32
IV电阻750欧姆，电容就选多大好啊

IV级低通很重要，太大和太小都不行，小了后面噪音不好控制，大了音频段衰减太多后面极点不好选。我建议是750欧姆用2.7nF。

swsw4321

zxhdoop 发表于 2026-1-24 12:25
测试的过程说一下，我测试个给掌掌眼。

  讨论下解码器的瞬态失真问题，什么解码芯片可以此类解决问题  
http://bbs.hifidiy.net/thread-1318703-1-1.html
在这帖子讨论过，可惜论坛升级内容丢失了