pcb布线数据线和地址线。

NMGBTZYF · 发表于 2020-11-9 07:07

pcb布线数据线和地址线。pcb布线数据线和地址线。由其ADC输出出来的高速数据线。有没有必要像图片中那样的画法。为了达到等长

采用蛇形画法。但是先间距就说小了。而且特别占地方。可不可以增加一些等长？的差距。这样数据线还可以缩短一些。挪位有经验大神能给帮个忙，指点一下。

ljpwed · 发表于 2020-11-9 07:27

这个要看时钟速度，正常上100MHZ以上的最好等长。等长走线，可以让接收寄存器的setup hold更接近理想状态（实际要求）。

jacksl528 · 发表于 2020-11-9 08:20

本帖最后由 jacksl528 于 2020-11-9 09:58 编辑

对并行数据传输和频率同步要求特别高的场合蛇形走线很有必要，看看大品牌电脑主板北桥芯片附近、内存条pcb上的数据、时钟线

补充内容 (2020-11-12 10:21):
行了，你娃就别不懂装懂了。 “ 2-3mm无所谓 ”哈哈哈哈这又是谁教你的？

NMGBTZYF · 发表于 2020-11-9 10:50

本帖最后由 NMGBTZYF 于 2020-11-9 10:53 编辑

谢谢回答。那我就尊重各位高手的意见。
主要是我看了一个人家做示波器的PCB布线的原图。
他用的是9481芯片，二百五十兆。与内存以及adc数据线的连接都没有用。蛇形我是9288才一百兆的速度。如果有必要的话，那我就用上吧。但是在fpga及内存以及上位机cy7c86013要做到蛇形走线就很不好处理了，实在没有地方安排。

NMGBTZYF · 发表于 2020-11-9 11:36

顺便我问一个小问题。如果不能做到绝对等长
理论上的差距允许范围是多少？
麻烦再给告诉一下

ljpwed · 发表于 2020-11-9 12:35

NMGBTZYF 发表于 2020-11-9 11:36
顺便我问一个小问题。如果不能做到绝对等长
理论上的差距允许范围是多少？
麻烦再给告诉一下

这个要看芯片实际性能才能知道，每个芯片的内部收发寄存器时序相位关系都不同。另外如果你的芯片最高只有100MHZ，那要求就不是特别严格，可以参考SDRAM 内存

Virtue · 发表于 2020-11-9 12:41

就先这样试试
第一次打板总是不够完美
我觉得会有第二次打板的

konrad · 发表于 2020-11-9 12:57

本帖最后由 konrad 于 2020-11-9 12:58 编辑

NMGBTZYF 2020-11-9 11:36
顺便我问一个小问题。如果不能做到绝对等长
理论上的差距允许范围是多少？
麻烦再给告诉一下

差2-3毫米无所谓的

NMGBTZYF · 发表于 2020-11-10 16:27

多谢各位高手回答。
pcb布线过孔与绕线的选择问题。

在布线的时候没存与mcu fpga靠的很近，这样可以减少。

路线长度本应是理想的事情。可是做了等长却很难。

所以采用蛇形方法但是我在实际绘制过程当中，

如果使用过孔，就可以很简单的说短线距离？并且很容易实现等长（{当然我要整组数据线。都使用过孔，这样能够保证阻抗相等。}），那么选用哪种方法比较好？针对数据线和地址线这样的高频时序要求还比较高线路有经验的朋友能不能传授一下经验。指点一二。

konrad · 发表于 2020-11-10 18:44

NMGBTZYF 发表于 2020-11-10 16:27
多谢各位高手回答。
pcb布线过孔与绕线的选择问题。

哥哥，你问得过于专业，而且具体场景也不好知晓。这里多是一些维修和DIY的，恐怕手把手的帮不上你

Lou · 发表于 2020-11-10 20:01

本帖最后由 Lou 于 2020-11-10 20:20 编辑

NMGBTZYF 发表于 2020-11-9 11:36
顺便我问一个小问题。如果不能做到绝对等长
理论上的差距允许范围是多少？
麻烦再给告诉一下

整個電路板的 clock skew 是多少，決定了整機的性能。當 setup time 逼近 skew 時，就是電路板的極限。一般的 FR4, 每一吋，好像是 180ps，自己去查你要用的材料。多層電路板還有更多問題。
另外，clock 千萬不可過孔，阻抗會不連續。
現在都是非同步傳輸了，你這個是很舊的技術了。

NMGBTZYF · 发表于 2020-11-11 15:33

好吧，谢谢楼上几位的回复。
我还是好好看看。一些相关的资料。像楼上兄弟说的，我有些看不懂。
顺便上传一下我做能通过免费路径找到的资料。
应该是叫做黑金。ax5730开发版PCB和原理图。
实看看人家的制作工艺，我感觉我有些小题大做了。
我才一百兆的主频，其实没有必要那么严格。只不过想做的完美一些而已。
文件超限了，我上传不了，把路径发一下吧，有兴趣的朋友可以自行下载。这是免费的。
http://www.elecfans.com/soft/5/2019/201912041128694.html
http://www.elecfans.com/soft/49/ ... 01912041128697.html

hiche · 发表于 2020-11-11 23:37

本帖最后由 hiche 于 2020-11-11 23:41 编辑

NMGBTZYF 发表于 2020-11-11 15:33
好吧，谢谢楼上几位的回复。
我还是好好看看。一些相关的资料。像楼上兄弟说的，我有些看不懂。
顺便上 ...

你这就错了，你设计的时候不要求严格，这里放宽一点那里放宽一点，出问题怎么查？你的板子不是筛子，到处都是漏洞？你先把这里走线等长了，后面出问题调试的时候你就可以先排除走线的问题，或者走线出问题的概率很小，先查其他地方。
这里这把数据线target时钟±50mil。AB两个通道如果是独立的，那就[D0A

7A] target ENCA,[D0B

7B] target ENCB 分别独立控制就可以了，如果两个通道之间相位有要求，那么所有数据时钟全部等长，target随便选一个ENCA。

konrad · 发表于 2020-11-12 08:48

hiche 发表于 2020-11-11 23:37
你这就错了，你设计的时候不要求严格，这里放宽一点那里放宽一点，出问题怎么查？你的板子不是筛子，到 ...

人家就是想挑战极限，否则就不会问了

jacksl528 · 发表于 2020-11-12 10:29

本帖最后由 jacksl528 于 2020-11-12 10:30 编辑

konrad 发表于 2020-11-12 08:48
人家就是想挑战极限，否则就不会问了

你总是喜欢暴露无知，比如你8楼的“差2-3毫米无所谓的”
这又是谁教你的？你有mcu fpga开发经验？张口就来，如果楼主信了你的还真的就见鬼了。

你只适合玩玩电容，然后用脑放幻想各种“美妙”的声音。
论坛谢特

konrad · 发表于 2020-11-12 10:36

jacksl528 发表于 2020-11-12 10:29
你总是喜欢暴露无知，比如你8楼的“差2-3毫米无所谓的”
这又是谁教你的？你有mcu fpga开发经验 ...

这跟fpga开发经验没有关系，少套话，自己去理解

konrad · 发表于 2020-11-12 10:42

本帖最后由 konrad 于 2020-11-12 10:51 编辑

jacksl528 发表于 2020-11-12 10:29
你总是喜欢暴露无知，比如你8楼的“差2-3毫米无所谓的”
这又是谁教你的？你有mcu fpga开发经验 ...

你说得越开心越暴露你的智商，我能不能做操作系统用不着你来评价，而且我也没有义务向你展示美国专利局的授权通知书

补充：你也看不懂的，对于你这种小学水平来说

konrad · 发表于 2020-11-12 12:08

jacksl528 发表于 2020-11-12 10:29
你总是喜欢暴露无知，比如你8楼的“差2-3毫米无所谓的”
这又是谁教你的？你有mcu fpga开发经验 ...

你表演得越多越好，我不介意让你丢人丢得更彻底一点

jacksl528 · 发表于 2020-11-12 12:40

本帖最后由 jacksl528 于 2020-11-12 12:54 编辑

konrad 发表于 2020-11-12 12:08
你表演得越多越好，我不介意让你丢人丢得更彻底一点

你在这个论坛已经臭了，丢不丢人对你已然不重要。看看他人对你的评价你自己也心知肚明，。

你现在的心态就是破罐子破摔，没事故意惹我一下，我呢，就是把你当个工具人，实在无聊的时候陪你扯几句。哈哈哈哈

对于楼主的问题，反正我说不出“ “差2-3毫米无所谓的” 这种不负责，张口就来的话。

konrad · 发表于 2020-11-12 16:03

本帖最后由 konrad 于 2020-11-12 16:08 编辑

jacksl528 发表于 2020-11-12 12:40
你在这个论坛已经臭了，丢不丢人对你已然不重要。看看他人对你的评价你自己也心知肚明，。

你现 ...

看见了吗，果然就有人很及时的开着马甲来支持你了，我确定不是你，那他会是谁呢。你猜猜

补充：而且看他发言就知道跟你是水平一路的货色

[其他] pcb布线数据线和地址线。

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