关于FPGA的I2S FIFO的问题

寻欢太郎

此前看到I2S FIFO的帖子说能有效减小抖动，于是看视频自学FPGA的开发写了个模块给树莓派重置I2S信号，接收串并转存入FIFO再取出串行发送
在开发板上测试时播放只有一片噪音，但是暂停就没有噪音，由于家里没有什么检测设备所以也不知道是哪里有问题导致的，想来只有发帖看看各位
能否指出问题所在了？

xmlhifi

不具备软硬件开发条件，请专业人员完成。

84971645

噪声是时序不对

寻欢太郎

84971645 发表于 2020-10-26 17:18
噪声是时序不对

是发送的时序不对吗？

红岸设计师

fifo是把数据压进去吧，你时钟不操作吗？如果不操作时钟那会产生延迟吧，理论上应该是fifo里的数据和自己重新产生iis时钟按时序送出来了

寻欢太郎

红岸设计师 发表于 2020-10-26 20:08
fifo是把数据压进去吧，你时钟不操作吗？如果不操作时钟那会产生延迟吧，理论上应该是fifo里的数据和自己重 ...

FIFO写数据的时钟我用的是树莓派的bclk，读的是重生成的lrck

hzh

既然你重生了lrck，干嘛还要fifo？直接用这个时钟不好吗？这个时钟和主时钟频率有时差？

Virtue

减少抖动单独整理时钟就可以了

hzh

当数据源时钟性能不佳时，在解码时启用性能更佳的独立时钟，为了解决两个时钟的时差导致的超前滞后，所以才使用数据异步fifo去容纳两个时钟的时差。

simmconn

这东西我在十几年前做过，没有设备的话还是不要玩了。至少要有个示波器吧。有个取巧方法就是把FPGA输出的音频数据编码成SPDIF，然后用数字声卡录音，与派播放的源文件比较，就知道错成什么样了。至于用什么样的源文件更有利于排错，开动你的脑筋吧！

寻欢太郎

simmconn 发表于 2020-10-27 11:43
这东西我在十几年前做过，没有设备的话还是不要玩了。至少要有个示波器吧。有个取巧方法就是把FPGA输出的音 ...

有道理，看了几个项目觉得可以操作操作，写好模块仿真也没问题就上机测试，谁知道这才是开始

寻欢太郎

hzh 发表于 2020-10-27 11:21
当数据源时钟性能不佳时，在解码时启用性能更佳的独立时钟，为了解决两个时钟的时差导致的超前滞后，所以才 ...

不知道怎么调整树莓派的时钟啊，也没找到相关帖子，看到FPGA这个方案也好实现就往这方面做了

红岸设计师

估计还是时序的问题吧，没有设备可以用自带的chipscope或者ILA观察下输入进来的IIS和输出的IIS时序有什么不同不就行了吗

Upuops

楼主来 ‘寻欢’ 的不如 "一不做，二不休”
搞这个吧！

denon-dcd-a110_quad-dac-config_2020-10-29

还可以搞个烛光晚会呵。

de_dcd_A110_LED_inside_001_hi

  

卡西利亚斯

意义不大，建议用74LVC74

NMGBTZYF

fpga可以实现fifo  主要时序软仿看了吗 文件解析对吗  我也搞这个还在画板 工程比较大

yaofei

你倒是把代码放到GitHub上给大家看看啊。