[元件] PCM1704第9、10脚的低电平接法

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发表于 2020-2-19 13:00 来自手机端 | 显示全部楼层
请教各位有关PCM1704第9、10脚的低电平接法,根据规格书上的绝对规格参数(如下图),第9、10脚如果要接到-5v是否需要串电阻把-5v变为-0.3v?如果不是那么绝对值参数中的描述应怎么理解?
336DFB2C-5984-4D12-B476-9E5CBA2A965A.jpeg

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 楼主| 发表于 2020-2-19 13:00 来自手机端 | 显示全部楼层
先感谢大家回帖~

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 楼主| 发表于 2020-2-19 13:03 来自手机端 | 显示全部楼层
图片被限制大小了,我把那段描述直接复制上来吧:BSOLUTE MAXIMUM RATINGS NOTE: (1) Internal pull-up resistors. Input level must be a voltage from –VDD to DGND. ELECTROSTATIC DISCHARGE SENSITIVITY This integrated circuit can be damaged by ESD. Burr-Brown recommends that all integrated circuits be handled with appropriate precautions. Failure to observe proper handling and installation procedures can cause damage. ESD damage can range from subtle performance degradation to complete device failure. Precision integrated circuits may be more susceptible to damage because very small parametric changes could cause the device not to meet its published specifications.   PRODUCT PACKAGE TEMPERATURE RANGE PACKAGE DRAWING NUMBER(1) PCM1704U 20-Lead SOIC –25°C to +85°C 248   Supply Voltage, +VDD ,+VCC ............................................................. +6.5V Supply Voltage Differences .............................................................. ±0.1V GND Voltage Differences ................................................................. ±0.1V Digital Input Voltage (BCLK, WCLK, DATA) ............................ DGND –0.3V to (+VDD + 0.3V) (20BIT, INVERT) .................................... –VDD – 0.3V to (DGND + 0.3V)

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 楼主| 发表于 2020-2-19 13:06 来自手机端 | 显示全部楼层
Digital Input Voltage (BCLK, WCLK, DATA) ............................ DGND –0.3V to (+VDD + 0.3V) (20BIT, INVERT) .................................... –VDD – 0.3V to (DGND + 0.3V)

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发表于 2020-2-19 17:00 | 显示全部楼层
那是施加的电压允许范围,超过了肯能损坏。
也就是9脚允许的电压范围是-5.3V~0.3V。
电平设置就直接-5.0V或接地(0.0V)

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 楼主| 发表于 2020-2-19 17:29 来自手机端 | 显示全部楼层
飞天狼001 发表于 2020-2-19 17:00
那是施加的电压允许范围,超过了肯能损坏。
也就是9脚允许的电压范围是-5.3V~0.3V。
电平设置就直接-5.0V ...

谢谢赐教~
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