2018之ARM+FPGA界面

xinghuaman · 发表于 2018-9-2 11:41

2018之ARM+FPGA界面，实现I2S SPDIF输出。

QQ图片20180901224537.jpg

单纯路过 · 发表于 2018-9-2 13:50

类似audiobyte？关注

konrad · 发表于 2018-9-2 15:46

楼主能顺便把数字滤波做了不？

gengxi · 发表于 2018-9-2 17:05

焊工了得。

xinghuaman · 发表于 2018-9-4 13:27

gengxi 发表于 2018-9-2 17:05
焊工了得。

还好把，焊接贴片元件块5年了，贴片元件数量级都达到10w PCS啦。能不好么

xinghuaman · 发表于 2018-9-4 13:36

设计改了10多次。再打板

QQ图片20180904133536.png

xinghuaman · 发表于 2018-9-4 14:08

界面基本完工咯。开始设计4493*2 ES9038PRO*2 TDA1547*2解码器啦！

bocai_huang · 发表于 2018-9-4 16:54

搞设计的高手，顶一个

xinghuaman · 发表于 2018-9-4 17:10

IBMSSS · 发表于 2018-9-4 20:26

正好我也在考虑USB数字界面设计，我觉得吧音源能提供准确的I2S时序再好不过了。不太清楚你用的哪种芯片，用STM32的话，从I2S_CKIN输入双时钟挺好。外接FPGA，PLL相位抖动性能不详，价格高，尺寸都特别大。

IBMSSS · 发表于 2018-9-4 20:44

唯一看到一个CPLD标的抖动误差5%，这么高

xinghuaman · 发表于 2018-9-6 12:15

IBMSSS 发表于 2018-9-4 20:44
唯一看到一个CPLD标的抖动误差5%，这么高

国外很多精密的时钟都是IC实现的

xinghuaman · 发表于 2018-9-6 12:16

IBMSSS 发表于 2018-9-4 20:26
正好我也在考虑USB数字界面设计，我觉得吧音源能提供准确的I2S时序再好不过了。不太清楚你用的哪种芯片，用 ...

STM32 内部的分频参数误差有点大。外部分频好很多

xinghuaman · 发表于 2018-9-7 02:15

第二次打板测试

xinghuaman · 发表于 2018-9-7 02:16

这次测试，以后修正安装和改动。就可以正式打板啦。呵呵

xinghuaman · 发表于 2018-9-8 18:21

xinghuaman · 发表于 2018-9-11 11:22

xinghuaman · 发表于 2018-9-11 11:37

xinghuaman · 发表于 2018-9-11 11:38

FPGA部分，总的稳压靠LT1764 3A稳压到4.5-5v 再分配给其他IC稳压到3V3 1V2.

xinghuaman · 发表于 2018-9-11 12:20

[DAC] 2018之ARM+FPGA界面