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有时候我们自己有个新想法,就以为是自己发明了什么重大成果,其
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嗯,后面楼主进行了补充,其实我那个图确实就是个思路,不是最终的数值,实际应用可能还需要做调整。
R10提高一倍,您看到了仿真的时候,我特意贴了2SK170的工作电流,大约是2.2MA左右,这个对于饱和漏电流IDSS在4MA左右的J-FET来说是比较合适的,如果您正好手头有IDSS比较大的2SK170,可以把R10再减小一些。
R12没有说明,也不是增加的电阻,是想要对实际电感存在的直流电阻做个模拟,管我没有说清楚。很多人没有在意,楼主的试验非常好,电感存在的这个直流电阻,是影响最大输出的时正负波形的对称性有很大影响,所以实际制作的时候,要在直流电阻和电感量之间找一个平衡点。
对于源极电阻我有这样的观点,能不用最好,非要用也是用比较小的阻值。楼主的这个电路是漏极输出,漏极负载等效大约8欧姆左右,源极电阻取值在0.15欧姆左右(两个0.33欧姆电阻并联),本级的电压增益大约是50倍左右,闭环增益再6倍左右,还能给负反馈留一定的裕度。实际取值可以再小一些,但是因为楼主要求的比较特殊,是想要静态电流随供电电压高低而呈现一个变化趋势,这与我们平时的要求不一样,我们平时要求是静态电流不随供电电压变化才理想。
总的意思就是说,这只是个思路,因为没有时间详细的仿真推算,也没有经过实际的调试,仅供参考。 |
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