卡西利亚斯 发表于 2014-3-26 11:29

本帖最后由 卡西利亚斯 于 2014-3-26 11:30 编辑

dovecdh 发表于 2014-3-26 01:43 static/image/common/back.gif
谢卡大!
我还有一台ARAGON的D/A转换器,D型号D2A2.DIR用的是ULTRA ANALOG的黑匣子AESC003模块,不知道卡 ...

http://farm9.staticflickr.com/8336/8133497968_a70dfc44f0_b.jpg

老飘有个图，里面有两面，一面是8414，一面是晶振。
资料不多，但是我认为应该不会是虚报的，只是条件未知而已。

就现在的技术来说，达到AES21的水平其实非常简单，
即便在那个年代也很简单，关键还是是适用范围的问题。

卡西利亚斯 发表于 2014-3-26 11:50

如果用1片芯片替代AES21的话，我会选8805，如果用2片的话，毫无疑问的是8416和913.

卡西利亚斯 发表于 2014-3-26 15:12

dovecdh 发表于 2014-3-26 14:41 static/image/common/back.gif
还有一点:我有个疑问,如果信号源头的JITTER就不小的话,那么这个2NDPLL能改善信号源头的JITTER吗?
还是只 ...

源头是150ps，那么就看DIR自身效果了，我琢磨着DIR9001应该能保持到200ps以内。

卡西利亚斯 发表于 2014-3-26 15:25

dovecdh 发表于 2014-3-26 14:53 static/image/common/back.gif
我还有一个PURER老友AAX做的DIR,号称超低JITTER,不过我反复看了,好象没发现有晶震,是不是是用DDS来做的?
...

不知道这个是啥芯片。

卡西利亚斯 发表于 2014-3-26 15:55

dovecdh 发表于 2014-3-26 15:33 static/image/common/back.gif
9001是没2NDPLL的.如果是8412+2PLL呢?
能比信号源的150PS还低吗?
还是在150PS-200PS之间?

能。DIR的时钟恢复如果带宽太窄就无法取得数据，而带宽太宽则无法取得好的相位噪音。 9001没有二级PLL。

卡西利亚斯 发表于 2014-3-26 17:14

本帖最后由 卡西利亚斯 于 2014-3-26 17:18 编辑

dovecdh 发表于 2014-3-26 16:08 static/image/common/back.gif
明白了!
就是没2NDPLL的DAC的DIR本身的JITTER做的再低,也不能低于信号源的JITTER.
而有2NDPLL的DAC如果 ...

;P话是那么说，WADIA12 也没有啊。
所以我说DAC在CD机里最好听，因为抖动最小。

卡西利亚斯 发表于 2014-3-26 17:16

dovecdh 发表于 2014-3-26 16:10 static/image/common/back.gif
对了请问卡大:R2R和IBIT的DAC芯片,哪种对JITTER敏感点?
比如PCM63和TDA1547

频率越高的越敏感，所以1bit的以及泛1bit的都比较敏感，
虽然可以一些方法减小，但是没办法避免。

卡西利亚斯 发表于 2014-3-26 17:17

dovecdh 发表于 2014-3-26 16:18 static/image/common/back.gif
所以有2NDPLL电路的DAC可以看到起码有两个晶体,就是分别对应44.1K和48K来PLL恢复时钟的,自然比DIA里面的1 ...

除了二级PLL还可以用ASRC。ASRC是最廉价的去抖动方案，全世界都喜欢用它。

卡西利亚斯 发表于 2014-3-27 10:42

dovecdh 发表于 2014-3-26 17:56 static/image/common/back.gif
说到ASRC,我有块NV1050板子,4通道的,用两快AD1890,板上的4脚晶震是40M的,可惜输出是SPDIF或AES的,我的疑问 ...

1）恩
2）一直都是
3）用ASRC的话，可以达到比2NDPLL更好的效果，但是它会改变数据。

hainanxing 发表于 2014-3-27 11:00

3、低JITTER 的数字音频接收芯片AK4118
上面提到FIFO，二次锁相环就不能不提。人们总是以为采用几次锁相环，JITTER就能消除了，这是很大的谬误。知道锁相环原理的都明白，锁相环是靠产生的时钟与参考时钟之间的相位来工作的。锁相环锁定后，两者相位差就基本不发生变化了（为什么说基本不发生变化？其实还是有一点很微小的抖动的。这个抖动可以说就是锁相环本身产生的JITTER）,其实看到这里各位看官就会明白，锁相环的JITTER基本上是由两部分决定：1、参考时钟（即输入时钟）的JITTER。2是锁相环自身的抖动。这样一来，你就明白采用的锁相环越多，积累的JITTER就会越大！也许有人会说，锁相环本身也有一定的抗抖动能力，能消除一些抖动。这一点我不否认，但这只对于参考时钟的抖动比较大而言。对于同轴或光纤传输来说， SPDIF所携带的时钟抖动还是比PLL自身的时钟小了很多。综上所言，其实采用一片数字音频接收芯片所恢复的时钟JITTER是最小的，是无法靠二次锁相环来减小的。锁相环自身的JITTER目前最小值是50pps，基本上就是AK4118的指标。我们可以这么说，消除或减小JITTER唯一的方法就是FIFO。虽说本机使用FIFO，使用任何数字接收音频芯片都一样，但是最好的芯片至少在稳定性、解码能力、适应范围等方面都会宽一些。

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以上是某解码的枪文，谁评价一下是否有道理？

lyyxjun 发表于 2014-10-21 23:07

:D:D:D:D

PLMOKNUHV 发表于 2014-10-23 00:01

学习了。

单纯路过 发表于 2018-7-30 10:09


CS8412 8414中FSYNC是从SPDIF中直接解码得到的，对转盘时钟依赖很大。FSYNC属于原始信息，可用于2nd PLL做相位参考源。
其他接收IC的LRCLK或者WCLK都是从MCLK中分频得来的，属于再生信息，与8412 8414相差很大。
DIR9001 CS8416等接收IC都是先由PLL的VCO得到MCLK，再从MCLK做64分频得出BCLK，从MCLK做256 384 512分频得到LRCLK，这样的好处是能保证LRCLK与MCLK同步。
CS8412 CS8414不同点在于FSYNC不通过MCLK分频得到，直接从SPDIF中解调出FSYNC信号，FSYNC质量直接取决于转盘信号源时钟质量，而且FSYNC与MCLK不一定保证同步。

感谢x版分享

xie0797 发表于 2021-10-20 09:26

怎样才能把8414设置成外部时钟模式？

银耳朵 发表于 2021-10-20 14:05

同问：怎样才能把8412设置成外部时钟模式？需要什么样的外围线路？

xie0797 发表于 2021-10-20 21:33

请问群里的大师们，怎样才能把8420

xie0797 发表于 2021-10-20 21:34

请问群里的大师们，怎样才能把8420设置成外接时钟？

lanyuflyin 发表于 2021-11-6 18:12

十分好的信息

635673429 发表于 2022-4-8 19:01

学习了
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查看完整版本: 脱裤子放屁！再玩cs8414时钟。